KR100336042B1 - 반도체 장치의 실리콘-실리콘 계면에 오믹 콘택 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 37
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 title abstract description 9
- 229910052751 metal Inorganic materials 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 30
- 230000008018 melting Effects 0.000 claims abstract description 23
- 238000002844 melting Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims abstract description 11
- 238000010438 heat treatment Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 6
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 5
- 229920005591 polysilicon Polymers 0.000 claims abstract description 5
- 229910052804 chromium Inorganic materials 0.000 claims abstract description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims abstract description 4
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
목적: 반도체 장치의 배선 연결을 위해 사용되는 오믹 콘택층으로 고융점금속의 실리사이드를 형성해 줌으로써 콘택 저항을 감소시킬 수 있는 반도체 장치의 실리콘-실리콘 계면에 오믹 콘택 형성방법을 제공한다.
구성: 반도체 기판 상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로 사용하여 불순물 이온을 주입하여 게이트 전극 양측에 확산영역을 형성하는 공정과, 상기 불순물 이온을 주입한 직후 곧 바로 상기 반도체 기판 전면에 고융점금속층을 형성하는 공정과, 상기 고융점금속층이 형성된 결과의 반도체 기판에 대하여 고속 열처리를 진행하여 고융점금속 실리사이드막을 형성하는 공정과, 상기 고융점금속 실리사이드막의 상부에 폴리실리콘을 증착하여 패드 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 실리콘-실리콘 계면에 오믹 콘택 형성방법이 제공된다.
이러한 본 발명의 방법에 있어서, 상기 고융점금속은 Ti,Co,Mo,Cr 중의 어느 하나를 사용하는 것이 바람직하다. 상기 열처리는 600 내지 800℃ 정도에서 20초 내지 30초간 행하도록 한다.
효과: 반도체 장치를 제조하는 과정에서 실리콘-실리콘 콘택부 계면에 초래되는 자연산화막 및 이물질층을 고융점금속을 이용한 실리사이데이션 공정에 의해 제거하여 콘택 저항을 낮춤으로써 전기적 특성을 향상시켜 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 장치의 오믹 콘택 형성방법에 관한 것으로, 특히 반도체 장치의 배선 연결을 위해 사용되는 오믹 콘택층으로 고융점금속의 실리사이드를 t 실리콘-실리콘 계면에 형성해 줌으로써 콘택 저항을 감소시킬 수 있도록 한 반도체 장치의 실리콘-실리콘 계면에 오믹 콘택 형성방법에 관한 것이다.
반도체 집적회로에서 트랜지스터 등의 소자 간 접속을 위해 금속 배선을 사용하기 때문에 반도체-금속 접합(오믹 콘택)이 필요하게 된다.
오믹 콘택에 요구되는 조건은 비정류성의 저저항이 이루어져야 하고, 제조 공정에서의 고온처리나 통전에 대해 안정하고 신뢰성이 높아야 한다.
집적회로의 오믹 콘택은 확산층이나 다결정 실리콘층을 절연막으로 피복하고 콘택홀을 뚫은 후 금속막을 퇴적해서 형성하게 된다.
이러한 제조 공정에서 금속의 퇴적 전 표면의 청정도와 침적시의 진공도는 양호한 오믹 콘택을 얻는데 극히 중요하므로 표면 오염이 되지 않도록 세심한 주의가 필요하다.
그런데, 반도체 장치의 고집적화로 층간 절연막을 통하여 콘택을 형성하게 됨에 따라 안정적인 콘택 형성에 문제가 생기게 되고, 셀 면적의 감소에 따라 액티브 영역이 협소해져 충분한 마진을 가지고 콘택홀을 형성할 수 없게 되었다.
이러한 문제들을 해결하기 위해 개발된 것이 기판 상의 단차를 이용하여 에치를 조절함으로써 콘택을 오픈시키는 셀프얼라인 콘택 기술이며, 이는 콘택홀의 큰 종횡비에 의한 사진공정에서의 미스얼라인 등을 해결하기 위하여 패드폴리를 사용하는 BC SAC(self aligned contact)의 방법으로 구현되고 있다.
이러한 셀프얼라인 콘택 형성방법에 대해서는 독일 특허공보 제 3910033 A1호에 개시되어 있고, 또한 본 출원인에 의해 선출원된 대한민국 특허공고 제 96-6719호, 동 제 96-12574호, 및 동 제 96-15490 호 등에 상세히 소개되어 있다.
그런데, 이러한 셀프얼라인 방법에 의한 오믹 콘택의 형성에도 불구하고, 고저항의 불량이 빈번히 발생하고 있는 실정이다. 고저항 불량의 원인은 단위 공정 간의 대기 접촉으로 형성되는 10Å 전후의 자연산화막 또는 드라이에치 후 잔류하는 폴리머 등에 의한 것으로 추정하고 있다.
도 1 은 본 발명에 관련된 콘택 저항의 불량을 유발하는 패드 폴리의 계면을 단면으로 보인 TEM 사진으로서, 콘택 매립층으로 사용되는 패드 폴리와, 트랜지스터의 활성층 간의 계면에 실리콘 산화막 또는 에치 폴리머로 추정되는 이물질층이 존재하는 것을 확인할 수 있다.
상기 이물질층은 상기 패드 폴리와 스토리지 전극으로 연결되는 폴리 콘택의 사이에도 형성되고, 셀프얼라인에 의하지 않고 마스크를 사용하는 다이렉트 콘택(DIRECT CONTACT)의 경우에도 형성된다.
상기 이물질층은 콘택 저항을 상승시키는 직접적인 원인이 되며, 이에 기인한 오믹 콘택의 고저항화는 반도체 장치에서 배선 피치의 축소로 증대된 용량에 따른 소자 동작속도의 저하를 초래하고 동작의 신뢰성을 떨어뜨리는 주 요인이 된다.
게다가, 전술한 콘택부 계면의 이물질층에 의한 고저항의 문제는 앞으로 반도체 장치의 집적화가 더욱 진행될수록 해결하기 어려운 과제로 남게 될 가능성이 높은 것으로 거론되고 있다.
따라서, 본 발명자들은 고저항을 유발하는 이물질층의 발생원인이 반도체 제조공정 상 불가피하게 발생하는 기본적 현상이라는 근거 하에 이를 제거하기보다는 추가적인 새로운 공정을 통하여 고저항의 문제를 극복하고자 하였다.
본 발명의 목적은 저항률이 매우 낮은 금속으로 알려진 고융점금속을 상호 접촉부분의 사이에 개재시키되, 이 부분에 발생한 이물질층을 고융점금속에 확산시킬 수 있도록 함으로써, 오믹 콘택의 저항률을 낮출 수 있도록 하는 반도체 장치의 실리콘-실리콘 계면에 오믹 콘택 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따르면, 반도체 기판 상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로 사용하여 불순물 이온을 주입하여 게이트 전극 양측에 확산영역을 형성하는 공정과, 상기 불순물 이온을 주입한 직후 상기 반도체 기판 전면에 공융점금속층을 형성하는 공정과, 상기 고융점금속층이 형성된 결과의 반도체 기판에 대하여 고속 열처리를 진행하여 고융점금속 실리사이드막을 형성하는 공정과, 상기 고융점실리사이드막의 상부에 폴리실리콘을 증착하여 패드 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 실리콘-실리콘 계면에 오믹 콘택 형성방법이 제공된다.
이러한 본 발명의 방법에 있어서, 상기 고융점금속은 Ti,Co,Mo,Cr 중의 어느 하나를 사용하는 것이 바람직하다. 상기 열처리는 600 내지 800 ℃ 정도에서 20초 내지 30초간 행하도록 한다.
도 1 은 본 발명에 관련된 콘택 저항의 불량을 유발하는 패드 폴리의 계면을 단면으로 보인 TEM 사진,
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 장치의 오믹 콘택 형성방법을 설명하기 위한 공정 단면도.
도면의 주요 부분에 대한 부호의 설명
1: 실리콘 기판 2: 필드 산화막
3: 게이트 산화막 4: 실리콘 다결정막
5: 텅스텐 실리사이드막 6: 플라즈마 강화 산화막
7: 반사방지막 8: 포토레지스트 패턴
12: 게이트 전극 13: 확산영역
15: 실리사이드막 16: 폴리실리콘층
16a: 패드 콘택플러그 17: 반사방지막
18: 포토레지스트 패턴
이하, 본 발명의 바람직한 실시예를 도면을 참조하여 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 장치의 실리콘-실리콘 계면에 오믹 콘택 형성방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 실리콘 기판(1)의 전면에 소자 분리를 정의하기 위한 LOCOS(local oxidation of silicon) 방법에 의해 소정의 간격으로 필드 산화막(2)을 형성하는 동시에 상기 필드 산화막(2)이 형성된 부분을 제외한 기판(1)의 상부 영역에 열산화 방법에 의해 게이트 산화막(3)을 개재하여 비활성 영역과 활성 영역을 분리하고, 상기 게이트 산화막(3)의 상부 전면에 게이트 전극으로 사용될 실리콘 다결정막(4), 텅스텐 실리사이드막(WSi;5)을 차례로 적층한 후, 플라즈마 강화 산화막(PEOX; 6), 반사방지막(Anti refrective layer; 7)을 순차 적층하는 공정으로 진행된다.
이렇게 다층구조로 적층된 결과물의 최상부면에 마스크를 이용한 사진 공정에 의해 도 2b에 도시된 바와 같이 포토레지스트 패턴(8)을 형성한 후, 도 2c의 도시와 같이 게이트 산화막(3)에 이르는 깊이까지 선택적으로 제거하고, 이에 의해형성된 게이트 전극(12)을 마스크로 한 불순물 이온주입 공정 후 열처리 공정에 의해 소스/드레인 영역으로 정의되는 확산영역(13)을 형성하는 트랜지스터 제조 공정으로 진행된다.
도 2d를 참조하면, 이와 같이 트랜지스터가 형성된 결과물의 상부 전면에 고온 산화막(HTO)을 침적한 후, 도 2e의 도시와 같이 건식식각에 의해 확산영역(13)상의 기판(1)이 노출되는 깊이로 산화막(3)을 제거한다.
이러한 결과 구조의 상부 전면에 도 2f의 도시와 같이 고융점 금속의 일예로서 티타늄(Ti)을 침적한 후, RTA(Rapid Thermal Annealing)장치를 이용한 고속 열처리공정을 통하여 실리사이드막(15)을 형성하는 이른 바 실리사이데이션 공정을 실시한다.
상기 Ti는 비교적 저온에서 실리사이드화하고 저저항의 실리사이드를 형성할 수 있는 특성을 갖고 있는 것으로, 이 대신에 Co,Mo,Cr 등을 사용할 수도 있다.
상기 열처리는 600 내지 800 ℃ 정도에서 20초 내지 30초간 행하는 것이 바람직하다.
이러한 실리사이데이션 기술은 실리사이드와 고융점 금속의 내약품성 차이를 이용하여 실리콘 위에만 저저항 실리사이드층을 형성하는 것이다.
이러한 실리사이데이션 공정에 의해서, 종래의 문제점으로 제시된 확산영역(13)상의 기판(1) 표면에 원하지 않게 발생되어 있던 자연산화막, 폴리머 등의 이물질층이 제거되는 것이다. 구체적으로 설명하면, 상기 확산영역(13) 상에 형성된 약 10Å 전후의 자연산화막을 제거하기 위한 세정공정을 진행하지 않고 상기 확산영역(13) 형성을 위한 이온주입 직후 고융점금속층을 침적한다. 이때, 기판 바이어스를 조절하여 고융점금속층이 침적되면서 확산영역(13) 상에 형성된 자연산화막의 실리콘-산소 결합을 끊도록 하거나 이들 결합을 약하게 한다. 따라서 후속 급속 열처리 공정에서, 실리콘에 대하여 반응성이 매우 큰 고융점금속층이 실리콘과 반응하여 실리사이드막을 형성하면서 자연산화막이 제거된다. 따라서 종래와 달리, 자연산화막을 제거하기 위한 별도의 세정공정이 필요치 않다.
이어서, 도 2g에 도시된 바와 같이, 결과물의 상부 전면에 스퍼터링 혹은CVD 방법에 의해 폴리실리콘층(16)과 반사방지막(17)을 순차 형성한 다음, 도 2h의 도시와 같이, 포토레지스트 패턴(18)을 이용한 사진식각 공정에 의해 게이트전극(12) 상부의 막질(16,17)을 선택적으로 제거하여 패드 콘택플러그(16a)를 형성한다.
이어서, 도 2i의 도시와 같이, 패드 콘택플러그(16a)가 형성된 결과물의 상부 전면에 USG(Undoped Silica Glass)막(19)을 형성하고, 이를 포토레지트 패턴(20)을 이용한 사진식각 공정에 의해 선택적으로 제거하여 도 2j의 도시와 같은 다이렉트 콘택(Direct Contact)에 사용될 콘택홀(21)을 형성함으로써, 후속으로 침적될 금속막질과의 전기적 접속을 구현할 수 있도록 한다.
이상에서 설명한 바와 같이 본 발명은 반도체 장치를 제조하는 과정에서 콘택부 계면에 초래되는 자연산화막 및 이물질층을 고융점금속을 이용한 실리사이데이션 공정에 의해 제거하여 콘택 저항을 낮춤으로써 전기적 특성을 향상시켜 반도체 장치의 동작 신뢰성을 향상시킬 수 있는 효과가 있는 것이다.
Claims (3)
- 반도체 기판 상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 단계;상기 게이트 전극을 마스크로 사용하여 불순물 이온을 주입하여 게이트 전극 양측에 확산영역을 형성하는 단계;상기 불순물 이온을 주입한 직후 상기 반도체 기판 전면에 고융점금속층을 형성하는 단계;상기 고융점금속층이 형성된 결과의 반도체 기판에 대하여 고속 열처리를 진행하여 고융점금속 실리사이드막을 형성하는 단계;상기 고융점금속 실리사이드막의 상부에 폴리실리콘을 증착하여 패드 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 실리콘-실리콘 계면에 오믹 콘택 형성방법.
- 제 1항에 있어서, 상기 고융점금속은 Ti,Co,Mo,Cr 중의 어느 하나를 사용하는 것을 특징으로 하는 반도체 장치의 실리콘-실리콘 계면에 오믹 콘택 형성방법.
- 제 1항에 있어서, 상기 열처리는 600 내지 800℃ 정도에서 20초 내지 30초간 행하도록 함을 특징으로 하는 반도체 장치의 실리콘-실리콘 계면에 오믹 콘택 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990031666A KR100336042B1 (ko) | 1999-08-02 | 1999-08-02 | 반도체 장치의 실리콘-실리콘 계면에 오믹 콘택 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990031666A KR100336042B1 (ko) | 1999-08-02 | 1999-08-02 | 반도체 장치의 실리콘-실리콘 계면에 오믹 콘택 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010016657A KR20010016657A (ko) | 2001-03-05 |
| KR100336042B1 true KR100336042B1 (ko) | 2002-05-08 |
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ID=19606000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990031666A KR100336042B1 (ko) | 1999-08-02 | 1999-08-02 | 반도체 장치의 실리콘-실리콘 계면에 오믹 콘택 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100336042B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289699A (ja) * | 2001-03-28 | 2002-10-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100555505B1 (ko) | 2003-07-09 | 2006-03-03 | 삼성전자주식회사 | 실리사이드층의 증착 및 제거에 의해서 콘택홀 바닥에서확장된 오픈 선폭을 구현하는 연결 콘택 형성 방법 |
-
1999
- 1999-08-02 KR KR1019990031666A patent/KR100336042B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20010016657A (ko) | 2001-03-05 |
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