JPH07263684A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Abstract
(57)【要約】
【目的】 ゲート電極上に形成される金属シリサイド層
のシート抵抗値を有効に防止し得る電界効果トランジス
タの製造方法を提供する。 【構成】 ゲート電極６ａ，６ｂ，６ｃ上にゲート電極
保護層（ＴＥＯＳ酸化膜７およびＴｉＮ層８）を形成
し、そのゲート電極保護層７，８をマスクとして半導体
基板１の主表面上に不純物をイオン注入することによっ
てソース／ドレイン領域１１，１６，１３，１８を形成
する。そして後の工程においてゲート電極６ａ，６ｂ，
６ｃの上部表面上に金属シリサイド層１９を形成する。
のシート抵抗値を有効に防止し得る電界効果トランジス
タの製造方法を提供する。 【構成】 ゲート電極６ａ，６ｂ，６ｃ上にゲート電極
保護層（ＴＥＯＳ酸化膜７およびＴｉＮ層８）を形成
し、そのゲート電極保護層７，８をマスクとして半導体
基板１の主表面上に不純物をイオン注入することによっ
てソース／ドレイン領域１１，１６，１３，１８を形成
する。そして後の工程においてゲート電極６ａ，６ｂ，
６ｃの上部表面上に金属シリサイド層１９を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、電界効果トランジス
タの製造方法に関し、より特定的には、サリサイド（Se
lf Aligned Silicide)構造を有する電界効果トランジス
タの製造方法に関する。
タの製造方法に関し、より特定的には、サリサイド（Se
lf Aligned Silicide)構造を有する電界効果トランジス
タの製造方法に関する。
【０００２】
【従来の技術】図４２〜図４６は、従来のサリサイド構
造を有するＭＯＳトランジスタの製造方法を説明するた
めの断面構造図である。これらは、たとえば、IEEE Mul
tilevel Interconnection Conference Proceeding, pp3
07-318, 1985に開示されている。図４２〜図４６を参照
して、従来のサリサイド−ＭＯＳトランジスタの製造方
法について説明する。
造を有するＭＯＳトランジスタの製造方法を説明するた
めの断面構造図である。これらは、たとえば、IEEE Mul
tilevel Interconnection Conference Proceeding, pp3
07-318, 1985に開示されている。図４２〜図４６を参照
して、従来のサリサイド−ＭＯＳトランジスタの製造方
法について説明する。
【０００３】まず、図４２に示すように、半導体基板１
０１の主表面上に素子分離のためのフィールド酸化膜１
０５を形成する。フィールド酸化膜１０５によって囲ま
れた活性領域上にゲート酸化膜１２５を形成する。チャ
ネル領域に位置するゲート酸化膜１２５上にドープトポ
リシリコンからなるゲート電極１０４を形成する。ゲー
ト電極１０４およびフィールド酸化膜１０５をマスクと
して半導体基板１０１にｎ型の不純物をイオン注入す
る。これにより、ソース／ドレイン領域となるｎ + 領域
１１５が形成される。
０１の主表面上に素子分離のためのフィールド酸化膜１
０５を形成する。フィールド酸化膜１０５によって囲ま
れた活性領域上にゲート酸化膜１２５を形成する。チャ
ネル領域に位置するゲート酸化膜１２５上にドープトポ
リシリコンからなるゲート電極１０４を形成する。ゲー
ト電極１０４およびフィールド酸化膜１０５をマスクと
して半導体基板１０１にｎ型の不純物をイオン注入す
る。これにより、ソース／ドレイン領域となるｎ + 領域
１１５が形成される。
【０００４】次に、全面にたとえばＴＥＯＳ酸化膜（図
示せず）を堆積した後そのＴＥＯＳ酸化膜をエッチバッ
クする。これにより、ゲート電極１０４の側表面上に図
４３に示されるようなサイドウォール酸化膜１２３が形
成される。
示せず）を堆積した後そのＴＥＯＳ酸化膜をエッチバッ
クする。これにより、ゲート電極１０４の側表面上に図
４３に示されるようなサイドウォール酸化膜１２３が形
成される。
【０００５】次に、図４４に示すように、全面に高融点
金属層１２４を形成する。その後ＲＴＡ(Rapid Thermal
Annealing) 法などを用いて熱処理を行なう。これによ
り、ｎ+ 領域１１５の表面上およびゲート電極１０４の
表面上に高融点金属シリサイド層１１９が形成される。
次に、高融点金属シリサイド層１１９に変化しなかった
高融点金属層１２４を除去する。これにより、図４５に
示すような構造が得られる。
金属層１２４を形成する。その後ＲＴＡ(Rapid Thermal
Annealing) 法などを用いて熱処理を行なう。これによ
り、ｎ+ 領域１１５の表面上およびゲート電極１０４の
表面上に高融点金属シリサイド層１１９が形成される。
次に、高融点金属シリサイド層１１９に変化しなかった
高融点金属層１２４を除去する。これにより、図４５に
示すような構造が得られる。
【０００６】次に、図４６に示すように、全面に層間絶
縁層１２６を形成する。層間絶縁層１２６のｎ+ 領域１
１５上に位置する領域にコンタクトホールを形成する。
そのコンタクトホール内において高融点金属シリサイド
層１１９に接触するようにコンタクトバリア層１２７を
形成する。コンタクトバリア層１２７上に金属配線１２
８を形成する。このようにして、従来のサリサイド−Ｍ
ＯＳトランジスタが形成されていた。
縁層１２６を形成する。層間絶縁層１２６のｎ+ 領域１
１５上に位置する領域にコンタクトホールを形成する。
そのコンタクトホール内において高融点金属シリサイド
層１１９に接触するようにコンタクトバリア層１２７を
形成する。コンタクトバリア層１２７上に金属配線１２
８を形成する。このようにして、従来のサリサイド−Ｍ
ＯＳトランジスタが形成されていた。
【０００７】
【発明が解決しようとする課題】上述した従来のサリサ
イド−ＭＯＳトランジスタの製造方法では、図４３に示
した工程において、ｎ+ 領域１１５を形成するために半
導体基板１０１に不純物をイオン注入する際にゲート電
極１０４の上部表面にも不純物が注入されてしまうとい
う不都合があった。ここで、ドープトポリシリコン膜１
０４の上部表面上に形成される高融点金属シリサイド層
１１９のシート抵抗値は、ドープトポリシリコン膜１０
４の上部表面に不純物が多く添加されるほど高くなると
いう現象がある。また、その現象はドープトポリシリコ
ン膜（ゲート電極）１０４からなる配線の線幅が細くな
ればなるほど顕著になる。これらは、たとえば、Extend
ed Abstract of ECS fall meeting (1991), p312に開示
されている。
イド−ＭＯＳトランジスタの製造方法では、図４３に示
した工程において、ｎ+ 領域１１５を形成するために半
導体基板１０１に不純物をイオン注入する際にゲート電
極１０４の上部表面にも不純物が注入されてしまうとい
う不都合があった。ここで、ドープトポリシリコン膜１
０４の上部表面上に形成される高融点金属シリサイド層
１１９のシート抵抗値は、ドープトポリシリコン膜１０
４の上部表面に不純物が多く添加されるほど高くなると
いう現象がある。また、その現象はドープトポリシリコ
ン膜（ゲート電極）１０４からなる配線の線幅が細くな
ればなるほど顕著になる。これらは、たとえば、Extend
ed Abstract of ECS fall meeting (1991), p312に開示
されている。
【０００８】上記のように、ゲート電極（ドープトポリ
シリコン膜）１０４上に形成される高融点金属シリサイ
ド層１１９のシート抵抗値が高くなると、たとえばクロ
ックドライバなどのようなゲート電極１０４の配線長さ
が長い素子において信号の伝搬遅延が大きくなってしま
うという問題点があった。
シリコン膜）１０４上に形成される高融点金属シリサイ
ド層１１９のシート抵抗値が高くなると、たとえばクロ
ックドライバなどのようなゲート電極１０４の配線長さ
が長い素子において信号の伝搬遅延が大きくなってしま
うという問題点があった。
【０００９】この発明は、上記のような課題を解決する
ためになされたもので、請求項１〜８に記載の発明の１
つの目的は、電界効果トランジスタの製造方法におい
て、ゲート電極配線の信号の伝搬遅延の少ない電界効果
トランジスタを容易に製造することである。
ためになされたもので、請求項１〜８に記載の発明の１
つの目的は、電界効果トランジスタの製造方法におい
て、ゲート電極配線の信号の伝搬遅延の少ない電界効果
トランジスタを容易に製造することである。
【００１０】請求項１〜８に記載の発明のもう１つの目
的は、電界効果トランジスタの製造方法において、ゲー
ト電極の上部表面上に形成される金属シリサイド層のシ
ート抵抗値の上昇を有効に防止することである。
的は、電界効果トランジスタの製造方法において、ゲー
ト電極の上部表面上に形成される金属シリサイド層のシ
ート抵抗値の上昇を有効に防止することである。
【００１１】
【課題を解決するための手段】請求項１〜３における電
界効果トランジスタの製造方法では、半導体基板の主表
面上の所定領域にゲート電極が形成される。そのゲート
電極上にゲート電極保護層が形成される。そのゲート電
極保護層をマスクとして半導体基板の主表面上に不純物
をイオン注入することによってソース／ドレイン領域が
形成される。ゲート電極の側表面上にサイドウォール絶
縁膜が形成される。そして、ゲート電極保護層が除去さ
れる。ソース／ドレイン領域上とゲート電極の上部表面
上とに自己整合的に金属シリサイド層が形成される。
界効果トランジスタの製造方法では、半導体基板の主表
面上の所定領域にゲート電極が形成される。そのゲート
電極上にゲート電極保護層が形成される。そのゲート電
極保護層をマスクとして半導体基板の主表面上に不純物
をイオン注入することによってソース／ドレイン領域が
形成される。ゲート電極の側表面上にサイドウォール絶
縁膜が形成される。そして、ゲート電極保護層が除去さ
れる。ソース／ドレイン領域上とゲート電極の上部表面
上とに自己整合的に金属シリサイド層が形成される。
【００１２】また、好ましくは、上記ゲート電極保護層
をゲート電極の上部表面上に形成された酸化膜とその酸
化膜上に形成されたエッチングストッパ層とを含むよう
に構成してもよい。また、好ましくは上記ゲート電極保
護層をフォトレジストによって構成してもよい。
をゲート電極の上部表面上に形成された酸化膜とその酸
化膜上に形成されたエッチングストッパ層とを含むよう
に構成してもよい。また、好ましくは上記ゲート電極保
護層をフォトレジストによって構成してもよい。
【００１３】請求項４における電界効果トランジスタの
製造方法では、半導体基板の主表面上の第１および第２
のトランジスタ形成領域にそれぞれ第１および第２のゲ
ート電極が形成される。第１および第２のゲート電極上
にそれぞれ第１および第２のゲート電極保護層が形成さ
れる。第２のトランジスタ形成領域を覆うように第１の
被覆層が形成される。第１の被覆層および第１のゲート
電極保護層をマスクとして第１のトランジスタ形成領域
に不純物をイオン注入することにより第１のソース／ド
レイン領域が形成される。第１の被覆層を除去した後第
１のトランジスタ形成領域を覆うように第２の被覆層が
形成される。第２の被覆層および第２のゲート電極保護
層をマスクとして第２のトランジスタ形成領域に不純物
をイオン注入することにより第２のソース／ドレイン領
域が形成される。第２の被覆層を除去した後第１および
第２のゲート電極の側表面上にそれぞれ第１および第２
のサイドウォール絶縁膜が形成される。第１および第２
のソース／ドレイン領域上と第１および第２のゲート電
極の上部表面上とに自己整合的に金属シリサイド層が形
成される。
製造方法では、半導体基板の主表面上の第１および第２
のトランジスタ形成領域にそれぞれ第１および第２のゲ
ート電極が形成される。第１および第２のゲート電極上
にそれぞれ第１および第２のゲート電極保護層が形成さ
れる。第２のトランジスタ形成領域を覆うように第１の
被覆層が形成される。第１の被覆層および第１のゲート
電極保護層をマスクとして第１のトランジスタ形成領域
に不純物をイオン注入することにより第１のソース／ド
レイン領域が形成される。第１の被覆層を除去した後第
１のトランジスタ形成領域を覆うように第２の被覆層が
形成される。第２の被覆層および第２のゲート電極保護
層をマスクとして第２のトランジスタ形成領域に不純物
をイオン注入することにより第２のソース／ドレイン領
域が形成される。第２の被覆層を除去した後第１および
第２のゲート電極の側表面上にそれぞれ第１および第２
のサイドウォール絶縁膜が形成される。第１および第２
のソース／ドレイン領域上と第１および第２のゲート電
極の上部表面上とに自己整合的に金属シリサイド層が形
成される。
【００１４】請求項５における電界効果トランジスタの
製造方法では、半導体基板の主表面上の所定領域にゲー
ト電極が形成される。そのゲート電極をマスクとして半
導体基板の主表面上に不純物をイオン注入することによ
ってソース／ドレイン領域が形成される。ゲート電極の
側表面上にサイドウォール絶縁膜が形成される。ゲート
電極，サイドウォール絶縁膜およびソース／ドレイン領
域を覆うように被覆層が形成される。被覆層をエッチン
グすることによりゲート電極の上部表面が露出される。
その露出されたゲート電極の上部表面が所定の厚み分だ
けエッチングされる。そして被覆層が除去される。上記
したソース／ドレイン領域上とゲート電極の上部表面上
とに自己整合的に金属シリサイド層が形成される。
製造方法では、半導体基板の主表面上の所定領域にゲー
ト電極が形成される。そのゲート電極をマスクとして半
導体基板の主表面上に不純物をイオン注入することによ
ってソース／ドレイン領域が形成される。ゲート電極の
側表面上にサイドウォール絶縁膜が形成される。ゲート
電極，サイドウォール絶縁膜およびソース／ドレイン領
域を覆うように被覆層が形成される。被覆層をエッチン
グすることによりゲート電極の上部表面が露出される。
その露出されたゲート電極の上部表面が所定の厚み分だ
けエッチングされる。そして被覆層が除去される。上記
したソース／ドレイン領域上とゲート電極の上部表面上
とに自己整合的に金属シリサイド層が形成される。
【００１５】請求項６における電界効果トランジスタの
製造方法では、半導体基板の主表面上の第１および第２
のトランジスタ形成領域にそれぞれ第１および第２のゲ
ート電極が形成される。その第１のゲート電極をマスク
として第１のトランジスタ形成領域に不純物をイオン注
入することによって第１のソース／ドレイン領域が形成
される。第２のゲート電極をマスクとして第２のトラン
ジスタ形成領域に不純物をイオン注入することによって
第２のソース／ドレイン領域が形成される。第１および
第２のゲート電極の側表面上にそれぞれ第１および第２
のサイドウォール絶縁膜が形成される。その第１および
第２のゲート電極と第１および第２のサイドウォール絶
縁膜と第１および第２のソース／ドレイン領域とを覆う
ように被覆層が形成される。被覆層をエッチバックする
ことにより第１および第２のゲート電極の上部表面が露
出される。その露出された第１および第２のゲート電極
の上部表面が所定の厚み分だけエッチングされる。そし
て、被覆層が除去される。第１および第２のソース／ド
レイン領域上と第１および第２のゲート電極の上部表面
上とに自己整合的に金属シリサイド層が形成される。
製造方法では、半導体基板の主表面上の第１および第２
のトランジスタ形成領域にそれぞれ第１および第２のゲ
ート電極が形成される。その第１のゲート電極をマスク
として第１のトランジスタ形成領域に不純物をイオン注
入することによって第１のソース／ドレイン領域が形成
される。第２のゲート電極をマスクとして第２のトラン
ジスタ形成領域に不純物をイオン注入することによって
第２のソース／ドレイン領域が形成される。第１および
第２のゲート電極の側表面上にそれぞれ第１および第２
のサイドウォール絶縁膜が形成される。その第１および
第２のゲート電極と第１および第２のサイドウォール絶
縁膜と第１および第２のソース／ドレイン領域とを覆う
ように被覆層が形成される。被覆層をエッチバックする
ことにより第１および第２のゲート電極の上部表面が露
出される。その露出された第１および第２のゲート電極
の上部表面が所定の厚み分だけエッチングされる。そし
て、被覆層が除去される。第１および第２のソース／ド
レイン領域上と第１および第２のゲート電極の上部表面
上とに自己整合的に金属シリサイド層が形成される。
【００１６】請求項７における電界効果トランジスタの
製造方法では、ゲート電極とソース／ドレイン領域とサ
イドウォール絶縁膜とが形成される。そして、ソース／
ドレイン領域上とゲート電極の上部表面上とに半導体層
が選択的に成長される。その半導体層上に金属層を形成
した後、熱処理を行なうことによって金属シリサイド層
が形成される。
製造方法では、ゲート電極とソース／ドレイン領域とサ
イドウォール絶縁膜とが形成される。そして、ソース／
ドレイン領域上とゲート電極の上部表面上とに半導体層
が選択的に成長される。その半導体層上に金属層を形成
した後、熱処理を行なうことによって金属シリサイド層
が形成される。
【００１７】請求項８における電界効果トランジスタの
製造方法では、第１および第２のトランジスタ形成領域
にそれぞれ第１および第２のゲート電極が形成される。
また第１のソース／ドレイン領域と第２のソース／ドレ
イン領域とが形成される。第１および第２のゲート電極
の側表面上にそれぞれ第１および第２のサイドウォール
絶縁膜が形成される。第１および第２のソース／ドレイ
ン領域上と第１および第２のゲート電極の上部表面上と
に半導体層が選択的に成長される。その半導体層上に金
属層を形成した後、熱処理を行なうことによって金属シ
リサイド層が形成される。
製造方法では、第１および第２のトランジスタ形成領域
にそれぞれ第１および第２のゲート電極が形成される。
また第１のソース／ドレイン領域と第２のソース／ドレ
イン領域とが形成される。第１および第２のゲート電極
の側表面上にそれぞれ第１および第２のサイドウォール
絶縁膜が形成される。第１および第２のソース／ドレイ
ン領域上と第１および第２のゲート電極の上部表面上と
に半導体層が選択的に成長される。その半導体層上に金
属層を形成した後、熱処理を行なうことによって金属シ
リサイド層が形成される。
【００１８】
【作用】請求項１〜３に係る電界効果トランジスタの製
造方法では、ゲート電極上にゲート電極保護層が形成さ
れ、そのゲート電極保護層をマスクとして半導体基板の
主表面に不純物をイオン注入することによりソース／ド
レイン領域が形成されるので、ソース／ドレイン領域の
形成時にゲート電極の上部表面に不純物がイオン注入さ
れるのが防止される。これにより、ゲート電極の上部表
面の不純物濃度が高くなるのが防止される。その結果、
ゲート電極の上部表面上に金属シリサイド層を形成した
場合にその金属シリサイド層のシート抵抗値の上昇が防
止される。また、上記したゲート電極保護層を、ゲート
電極の上部表面上に形成された酸化膜と、その酸化膜上
に形成されたエッチングストッパ層とを含むように構成
すれば、ゲート電極の側表面上にサイドウォール絶縁膜
を形成するためのエッチングの際にゲート電極上の酸化
膜が削られることがない。これにより、サイドウォール
絶縁膜をマスクとしてさらに不純物のイオン注入を行な
う場合にもゲート電極の上部表面上に不純物が注入され
るのが防止される。その結果、ゲート電極の上部表面上
に金属シリサイド層を形成した場合にその金属シリサイ
ド層のシート抵抗値の上昇が防止される。
造方法では、ゲート電極上にゲート電極保護層が形成さ
れ、そのゲート電極保護層をマスクとして半導体基板の
主表面に不純物をイオン注入することによりソース／ド
レイン領域が形成されるので、ソース／ドレイン領域の
形成時にゲート電極の上部表面に不純物がイオン注入さ
れるのが防止される。これにより、ゲート電極の上部表
面の不純物濃度が高くなるのが防止される。その結果、
ゲート電極の上部表面上に金属シリサイド層を形成した
場合にその金属シリサイド層のシート抵抗値の上昇が防
止される。また、上記したゲート電極保護層を、ゲート
電極の上部表面上に形成された酸化膜と、その酸化膜上
に形成されたエッチングストッパ層とを含むように構成
すれば、ゲート電極の側表面上にサイドウォール絶縁膜
を形成するためのエッチングの際にゲート電極上の酸化
膜が削られることがない。これにより、サイドウォール
絶縁膜をマスクとしてさらに不純物のイオン注入を行な
う場合にもゲート電極の上部表面上に不純物が注入され
るのが防止される。その結果、ゲート電極の上部表面上
に金属シリサイド層を形成した場合にその金属シリサイ
ド層のシート抵抗値の上昇が防止される。
【００１９】また、上記したゲート電極保護層をフォト
レジストによって構成すれば、製造プロセスを複雑化さ
せることなく容易にゲート電極の上部表面への不純物の
注入が防止される。
レジストによって構成すれば、製造プロセスを複雑化さ
せることなく容易にゲート電極の上部表面への不純物の
注入が防止される。
【００２０】請求項４に係る電界効果トランジスタの製
造方法では、第１のソース／ドレイン領域を形成する際
に、第２のトランジスタ形成領域を覆うように形成され
た第１の被覆層と第１のゲート電極上に形成された第１
のゲート電極保護層とをマスクとして第１のトランジス
タ形成領域に不純物がイオン注入されるので、第１のゲ
ート電極の上部表面上に不純物がイオン注入されるのが
防止される。また、第２のソース／ドレイン領域を形成
する際に、第１のトランジスタ形成領域を覆うように形
成された第２の被覆層と第２のゲート電極上に形成され
た第２のゲート電極保護層とをマスクとして不純物がイ
オン注入されるので、第２のゲート電極の上部表面に不
純物がイオン注入されるのが防止される。これにより、
第１および第２のゲート電極の上部表面上に金属シリサ
イド層を形成した場合にその金属シリサイド層の抵抗値
が上昇するのが防止される。
造方法では、第１のソース／ドレイン領域を形成する際
に、第２のトランジスタ形成領域を覆うように形成され
た第１の被覆層と第１のゲート電極上に形成された第１
のゲート電極保護層とをマスクとして第１のトランジス
タ形成領域に不純物がイオン注入されるので、第１のゲ
ート電極の上部表面上に不純物がイオン注入されるのが
防止される。また、第２のソース／ドレイン領域を形成
する際に、第１のトランジスタ形成領域を覆うように形
成された第２の被覆層と第２のゲート電極上に形成され
た第２のゲート電極保護層とをマスクとして不純物がイ
オン注入されるので、第２のゲート電極の上部表面に不
純物がイオン注入されるのが防止される。これにより、
第１および第２のゲート電極の上部表面上に金属シリサ
イド層を形成した場合にその金属シリサイド層の抵抗値
が上昇するのが防止される。
【００２１】請求項５に係る電界効果トランジスタの製
造方法では、ゲート電極を覆うように被覆層を形成した
後その被覆層をエッチバックすることによりゲート電極
の上部表面が露出され、その露出されたゲート電極の上
部表面が所定の厚み分だけエッチングされるので、ソー
ス／ドレイン領域の形成時にゲート電極の上部表面に不
純物がイオン注入されたとしてもその不純物を含む上部
表面が削られる。これにより、そのゲート電極の上部表
面上に金属シリサイド層を形成した場合に金属シリサイ
ド層のシート抵抗値が上昇するのが防止される。
造方法では、ゲート電極を覆うように被覆層を形成した
後その被覆層をエッチバックすることによりゲート電極
の上部表面が露出され、その露出されたゲート電極の上
部表面が所定の厚み分だけエッチングされるので、ソー
ス／ドレイン領域の形成時にゲート電極の上部表面に不
純物がイオン注入されたとしてもその不純物を含む上部
表面が削られる。これにより、そのゲート電極の上部表
面上に金属シリサイド層を形成した場合に金属シリサイ
ド層のシート抵抗値が上昇するのが防止される。
【００２２】請求項６に係る電界効果トランジスタの製
造方法では、第１および第２のゲート電極を覆うように
被覆層が形成された後その被覆層をエッチバックするこ
とにより第１および第２のゲート電極の上部表面が露出
され、その露出された第１および第２のゲート電極の上
部表面が所定の厚み分だけエッチングされるので、第１
および第２のソース／ドレイン領域の形成時に第１およ
び第２のゲート電極の上部表面に不純物がイオン注入さ
れたとしても、そのイオン注入された部分が削られる。
これにより、後の工程においてゲート電極の上部表面上
に金属シリサイド層が形成されたとしても、金属シリサ
イド層のシート抵抗値が上昇するのが防止される。
造方法では、第１および第２のゲート電極を覆うように
被覆層が形成された後その被覆層をエッチバックするこ
とにより第１および第２のゲート電極の上部表面が露出
され、その露出された第１および第２のゲート電極の上
部表面が所定の厚み分だけエッチングされるので、第１
および第２のソース／ドレイン領域の形成時に第１およ
び第２のゲート電極の上部表面に不純物がイオン注入さ
れたとしても、そのイオン注入された部分が削られる。
これにより、後の工程においてゲート電極の上部表面上
に金属シリサイド層が形成されたとしても、金属シリサ
イド層のシート抵抗値が上昇するのが防止される。
【００２３】請求項７に係る電界効果トランジスタの製
造方法では、ゲート電極をマスクとしてソース／ドレイ
ン領域を形成するための不純物のイオン注入が行なわれ
た後、ゲート電極の上部表面上に半導体層が選択的に成
長され、その半導体層上に金属シリサイド層が形成され
るので、ソース／ドレイン領域の形成時にゲート電極の
上部表面に不純物がイオン注入されたとしても、半導体
層上に形成される金属シリサイド層のシート抵抗値が上
昇するのが防止される。
造方法では、ゲート電極をマスクとしてソース／ドレイ
ン領域を形成するための不純物のイオン注入が行なわれ
た後、ゲート電極の上部表面上に半導体層が選択的に成
長され、その半導体層上に金属シリサイド層が形成され
るので、ソース／ドレイン領域の形成時にゲート電極の
上部表面に不純物がイオン注入されたとしても、半導体
層上に形成される金属シリサイド層のシート抵抗値が上
昇するのが防止される。
【００２４】請求項８に係る電界効果トランジスタの製
造方法では、第１および第２のゲート電極をマスクとし
て半導体基板に不純物をイオン注入することによってそ
れぞれ第１および第２のソース／ドレイン領域が形成さ
れた後、第１および第２のゲート電極の上部表面上に半
導体層が成長され、その半導体層上に金属シリサイド層
が形成されるので、第１および第２のソース／ドレイン
領域形成時に第１および第２のゲート電極の上部表面に
不純物がイオン注入されたとしても、半導体層上に形成
される金属シリサイド層のシート抵抗値が上昇するのが
防止される。
造方法では、第１および第２のゲート電極をマスクとし
て半導体基板に不純物をイオン注入することによってそ
れぞれ第１および第２のソース／ドレイン領域が形成さ
れた後、第１および第２のゲート電極の上部表面上に半
導体層が成長され、その半導体層上に金属シリサイド層
が形成されるので、第１および第２のソース／ドレイン
領域形成時に第１および第２のゲート電極の上部表面に
不純物がイオン注入されたとしても、半導体層上に形成
される金属シリサイド層のシート抵抗値が上昇するのが
防止される。
【００２５】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００２６】図１〜図１３は、本発明の第１実施例によ
るサリサイド−ＭＯＳトランジスタの製造方法を説明す
るための断面図である。図１〜図１３を参照して、第１
実施例の製造プロセスについて説明する。
るサリサイド−ＭＯＳトランジスタの製造方法を説明す
るための断面図である。図１〜図１３を参照して、第１
実施例の製造プロセスについて説明する。
【００２７】まず、図１に示すように、半導体基板１の
主表面上の所定領域に素子分離のためのフィールド酸化
膜２を形成する。また、半導体基板１の主表面上にＰウ
ェル３とＮウェル４とを隣接して形成する。フィールド
酸化膜２によって囲まれる活性領域上にゲート酸化膜５
を形成する。ゲート酸化膜５およびフィールド酸化膜２
上にＣＶＤ法を用いて２０００〜４０００Å程度の厚み
を有するドープトポリシリコン層６を形成する。このド
ープトポリシリコン層６にはリンがドープされており、
その不純物濃度は１×１０20〜５×１０20ｃｍ-3であ
る。次に、ドープトポリシリコン層６上に３００〜１０
００Å程度の厚みを有するＴＥＯＳ酸化膜７をＣＶＤ法
を用いて形成する。ＴＥＯＳ酸化膜７上に３００〜１０
００Å程度の厚みを有するＴｉＮ層８を形成する。Ｔｉ
Ｎ層８上の所定領域に写真製版技術を用いてフォトレジ
スト９を形成する。
主表面上の所定領域に素子分離のためのフィールド酸化
膜２を形成する。また、半導体基板１の主表面上にＰウ
ェル３とＮウェル４とを隣接して形成する。フィールド
酸化膜２によって囲まれる活性領域上にゲート酸化膜５
を形成する。ゲート酸化膜５およびフィールド酸化膜２
上にＣＶＤ法を用いて２０００〜４０００Å程度の厚み
を有するドープトポリシリコン層６を形成する。このド
ープトポリシリコン層６にはリンがドープされており、
その不純物濃度は１×１０20〜５×１０20ｃｍ-3であ
る。次に、ドープトポリシリコン層６上に３００〜１０
００Å程度の厚みを有するＴＥＯＳ酸化膜７をＣＶＤ法
を用いて形成する。ＴＥＯＳ酸化膜７上に３００〜１０
００Å程度の厚みを有するＴｉＮ層８を形成する。Ｔｉ
Ｎ層８上の所定領域に写真製版技術を用いてフォトレジ
スト９を形成する。
【００２８】次に、フォトレジスト９をマスクとしてＴ
ｉＮ層８およびＴＥＯＳ酸化膜７を異方性エッチングす
る。これにより、図２に示すようなパターニングされた
ＴＥＯＳ酸化膜７およびＴｉＮ層８が得られる。この後
フォトレジスト９を除去する。
ｉＮ層８およびＴＥＯＳ酸化膜７を異方性エッチングす
る。これにより、図２に示すようなパターニングされた
ＴＥＯＳ酸化膜７およびＴｉＮ層８が得られる。この後
フォトレジスト９を除去する。
【００２９】次に、ＴｉＮ層８およびＴＥＯＳ酸化膜７
をマスクとしてドープトポリシリコン層６を異方性エッ
チングする。これにより、図３に示されるようなドープ
トポリシリコン層からなるゲート電極６ａ，６ｂおよび
６ｃが得られる。
をマスクとしてドープトポリシリコン層６を異方性エッ
チングする。これにより、図３に示されるようなドープ
トポリシリコン層からなるゲート電極６ａ，６ｂおよび
６ｃが得られる。
【００３０】次に、図４に示すように、Ｎウェル４，ゲ
ート電極６ｂ，その上のＴＥＯＳ酸化膜７およびその上
のＴｉＮ層８を覆うようにフォトレジスト１０を形成す
る。フォトレジスト１０とゲート電極６ａ上に形成され
るＴＥＯＳ酸化膜７およびＴｉＮ層８とをマスクとし
て、Ｐウェル３にリンまたは砒素をイオン注入する。こ
のイオン注入条件としては、５０〜８０ｋｅＶの注入エ
ネルギーで、１×１０13〜７×１０13ｃｍ-2の不純物濃
度で、４５°の回転注入または７°の注入角度で行な
う。これにより、Ｎ- 領域１１が形成される。ここで、
この不純物のイオン注入の際には、ゲート電極６ａ上に
ＴＥＯＳ酸化膜７およびＴｉＮ層８が形成されているの
で、ゲート電極６ａの上部表面上に不純物がイオン注入
されるのが防止される。
ート電極６ｂ，その上のＴＥＯＳ酸化膜７およびその上
のＴｉＮ層８を覆うようにフォトレジスト１０を形成す
る。フォトレジスト１０とゲート電極６ａ上に形成され
るＴＥＯＳ酸化膜７およびＴｉＮ層８とをマスクとし
て、Ｐウェル３にリンまたは砒素をイオン注入する。こ
のイオン注入条件としては、５０〜８０ｋｅＶの注入エ
ネルギーで、１×１０13〜７×１０13ｃｍ-2の不純物濃
度で、４５°の回転注入または７°の注入角度で行な
う。これにより、Ｎ- 領域１１が形成される。ここで、
この不純物のイオン注入の際には、ゲート電極６ａ上に
ＴＥＯＳ酸化膜７およびＴｉＮ層８が形成されているの
で、ゲート電極６ａの上部表面上に不純物がイオン注入
されるのが防止される。
【００３１】次に、図５に示すように、Ｎ- 領域１１，
ゲート電極６ａ，その上のＴＥＯＳ酸化膜７およびその
上のＴｉＮ層８を覆うようにフォトレジスト１２を形成
する。フォトレジスト１２とゲート電極６ｂ上のＴｉＮ
層８とをマスクとして、ＢまたはＢＦ2 をＮウェル４に
イオン注入する。このイオン注入の条件としては、５〜
２０ｋｅＶの注入エネルギーで、１×１０13〜５×１０
13ｃｍ-2の不純物濃度で、４５°の回転注入または７°
の注入角度で行なう。これにより、Ｐ- 領域１３が形成
される。ここで、このイオン注入の際にも、ゲート電極
６ｂ上にはＴｉＮ層８が形成されているので、ゲート電
極６ｂの上部表面上に不純物が注入されるのが防止され
る。
ゲート電極６ａ，その上のＴＥＯＳ酸化膜７およびその
上のＴｉＮ層８を覆うようにフォトレジスト１２を形成
する。フォトレジスト１２とゲート電極６ｂ上のＴｉＮ
層８とをマスクとして、ＢまたはＢＦ2 をＮウェル４に
イオン注入する。このイオン注入の条件としては、５〜
２０ｋｅＶの注入エネルギーで、１×１０13〜５×１０
13ｃｍ-2の不純物濃度で、４５°の回転注入または７°
の注入角度で行なう。これにより、Ｐ- 領域１３が形成
される。ここで、このイオン注入の際にも、ゲート電極
６ｂ上にはＴｉＮ層８が形成されているので、ゲート電
極６ｂの上部表面上に不純物が注入されるのが防止され
る。
【００３２】次に、図６に示すように、全面に１０００
〜２０００Å程度の厚みを有するＴＥＯＳ酸化膜１４ａ
をＣＶＤ法を用いて形成する。このＴＥＯＳ酸化膜１４
ａをエッチバックすることによって、図７に示されるよ
うなサイドウォール酸化膜１４が形成される。ここで、
このサイドウォール酸化膜１４の形成時のエッチングの
際にＴＥＯＳ酸化膜７上にはＴｉＮ層８が存在するの
で、サイドウォール酸化膜１４の形成のためのオーバエ
ッチングによってゲート電極６ａ，６ｂおよび６ｃ上の
ＴＥＯＳ酸化膜７が削られるという不都合が生じない。
すなわち、ＴｉＮ層８はエッチングストッパとしての役
割を果たす。これにより、ＴＥＯＳ酸化膜７が削られて
しまい、その結果、後のイオン注入工程においてゲート
電極６ａおよび６ｂの上部表面に不純物がイオン注入さ
れてしまうという不都合が生じない。
〜２０００Å程度の厚みを有するＴＥＯＳ酸化膜１４ａ
をＣＶＤ法を用いて形成する。このＴＥＯＳ酸化膜１４
ａをエッチバックすることによって、図７に示されるよ
うなサイドウォール酸化膜１４が形成される。ここで、
このサイドウォール酸化膜１４の形成時のエッチングの
際にＴＥＯＳ酸化膜７上にはＴｉＮ層８が存在するの
で、サイドウォール酸化膜１４の形成のためのオーバエ
ッチングによってゲート電極６ａ，６ｂおよび６ｃ上の
ＴＥＯＳ酸化膜７が削られるという不都合が生じない。
すなわち、ＴｉＮ層８はエッチングストッパとしての役
割を果たす。これにより、ＴＥＯＳ酸化膜７が削られて
しまい、その結果、後のイオン注入工程においてゲート
電極６ａおよび６ｂの上部表面に不純物がイオン注入さ
れてしまうという不都合が生じない。
【００３３】次に、図８に示すように、Ｐ- 領域１３を
覆うようにフォトレジスト１５を形成する。フォトレジ
スト１５とゲート電極６ａ上のＴＥＯＳ酸化膜７，Ｔｉ
Ｎ層８およびサイドウォール酸化膜１４とをマスクとし
て、ＰまたはＡｓをＰウェル３にイオン注入する。この
イオン注入条件としては、４０〜１００ｋｅＶの注入エ
ネルギーで、１×１０15〜７×１０15ｃｍ-2の不純物濃
度で、７°の注入角度で行なう。これにより、Ｎ+ 領域
１６が形成される。ここで、このイオン注入の際にもゲ
ート電極６ａ上にはＴＥＯＳ酸化膜７およびＴｉＮ層８
が形成されているので、ゲート電極６ａの上部表面に不
純物がイオン注入されるのが防止される。この後、フォ
トレジスト１５を除去する。
覆うようにフォトレジスト１５を形成する。フォトレジ
スト１５とゲート電極６ａ上のＴＥＯＳ酸化膜７，Ｔｉ
Ｎ層８およびサイドウォール酸化膜１４とをマスクとし
て、ＰまたはＡｓをＰウェル３にイオン注入する。この
イオン注入条件としては、４０〜１００ｋｅＶの注入エ
ネルギーで、１×１０15〜７×１０15ｃｍ-2の不純物濃
度で、７°の注入角度で行なう。これにより、Ｎ+ 領域
１６が形成される。ここで、このイオン注入の際にもゲ
ート電極６ａ上にはＴＥＯＳ酸化膜７およびＴｉＮ層８
が形成されているので、ゲート電極６ａの上部表面に不
純物がイオン注入されるのが防止される。この後、フォ
トレジスト１５を除去する。
【００３４】次に、図９に示すように、Ｎ- 領域１１を
覆うようにフォトレジスト１７を形成する。フォトレジ
スト１７とゲート電極６ｂ上のＴＥＯＳ酸化膜７，Ｔｉ
Ｎ層８およびサイドウォール酸化膜１４とをマスクとし
て、Ｎウェル４にＢまたＢＦ 2 をイオン注入する。この
イオン注入条件としては、１０〜３０ｋｅＶの注入エネ
ルギーで、１×１０15〜５×１０15ｃｍ-2の不純物濃度
で、７°の注入角度で行なう。これにより、Ｐ+ 領域１
８が形成される。なお、このイオン注入の際にも、ゲー
ト電極６ｂ上にはＴＥＯＳ酸化膜７およびＴｉＮ層８が
形成されているので、ゲート電極６ｂの上部表面に不純
物がイオン注入されるのが防止される。この後、フォト
レジスト１７を除去する。
覆うようにフォトレジスト１７を形成する。フォトレジ
スト１７とゲート電極６ｂ上のＴＥＯＳ酸化膜７，Ｔｉ
Ｎ層８およびサイドウォール酸化膜１４とをマスクとし
て、Ｎウェル４にＢまたＢＦ 2 をイオン注入する。この
イオン注入条件としては、１０〜３０ｋｅＶの注入エネ
ルギーで、１×１０15〜５×１０15ｃｍ-2の不純物濃度
で、７°の注入角度で行なう。これにより、Ｐ+ 領域１
８が形成される。なお、このイオン注入の際にも、ゲー
ト電極６ｂ上にはＴＥＯＳ酸化膜７およびＴｉＮ層８が
形成されているので、ゲート電極６ｂの上部表面に不純
物がイオン注入されるのが防止される。この後、フォト
レジスト１７を除去する。
【００３５】次に、ＴｉＮ層８をウェットエッチングに
より除去する。その後、ＴＥＯＳ酸化膜７をドライエッ
チングにより除去する。このＴＥＯＳ酸化膜７のドライ
エッチングの際にサイドウォール酸化膜１４の上部も削
られる。これにより、図１０に示されるような形状のサ
イドウォール酸化膜１４が得られる。
より除去する。その後、ＴＥＯＳ酸化膜７をドライエッ
チングにより除去する。このＴＥＯＳ酸化膜７のドライ
エッチングの際にサイドウォール酸化膜１４の上部も削
られる。これにより、図１０に示されるような形状のサ
イドウォール酸化膜１４が得られる。
【００３６】次に、図１１に示すように、全面に２００
０Å程度の厚みを有するチタン（Ｔｉ）層１９ａを真空
中でスパッタ法を用いて形成する。そしてアルゴン雰囲
気中で６２５℃で３０分間熱処理を施す。さらに、アル
ゴン雰囲気中で８００℃で１５分間再度の熱処理を施
す。これにより、Ｎ- 領域１１上，Ｐ- 領域１３上，ゲ
ート電極６ａ，６ｂ，６ｃ上にＴｉＳｉ2 （チタンシリ
サイド）層１９が形成される。なお、上記の熱処理工程
においてアルゴン雰囲気中ではなくてＮ2 雰囲気中で行
なってもよい。この後、残余したＴｉ層１９ａを除去す
る。これにより、図１３に示したような形状が得られ
る。
０Å程度の厚みを有するチタン（Ｔｉ）層１９ａを真空
中でスパッタ法を用いて形成する。そしてアルゴン雰囲
気中で６２５℃で３０分間熱処理を施す。さらに、アル
ゴン雰囲気中で８００℃で１５分間再度の熱処理を施
す。これにより、Ｎ- 領域１１上，Ｐ- 領域１３上，ゲ
ート電極６ａ，６ｂ，６ｃ上にＴｉＳｉ2 （チタンシリ
サイド）層１９が形成される。なお、上記の熱処理工程
においてアルゴン雰囲気中ではなくてＮ2 雰囲気中で行
なってもよい。この後、残余したＴｉ層１９ａを除去す
る。これにより、図１３に示したような形状が得られ
る。
【００３７】ここで、本実施例では、図４，図５，図８
および図９に示したイオン注入工程において、ゲート電
極６ａ，６ｂ上にＴＥＯＳ酸化膜７およびＴｉＮ層８が
形成されているので、ゲート電極６ａおよび６ｂの上部
表面に不純物がイオン注入されるのを防止することがで
きる。これにより、最終的にゲート電極６ａおよび６ｂ
の上部表面上にチタンシリサイド層１９が形成された場
合に、そのチタンシリサイド層１９のシート抵抗値が上
昇するのを有効に防止することができる。その結果、ゲ
ート電極６ａおよび６ｂの配線長さが長い素子において
も、信号の伝搬遅延を小さくすることができる。
および図９に示したイオン注入工程において、ゲート電
極６ａ，６ｂ上にＴＥＯＳ酸化膜７およびＴｉＮ層８が
形成されているので、ゲート電極６ａおよび６ｂの上部
表面に不純物がイオン注入されるのを防止することがで
きる。これにより、最終的にゲート電極６ａおよび６ｂ
の上部表面上にチタンシリサイド層１９が形成された場
合に、そのチタンシリサイド層１９のシート抵抗値が上
昇するのを有効に防止することができる。その結果、ゲ
ート電極６ａおよび６ｂの配線長さが長い素子において
も、信号の伝搬遅延を小さくすることができる。
【００３８】なお、図１３に示した工程の後、図４６に
示した従来のプロセスと同様に、層間絶縁層，コンタク
トホールおよび配線を形成する。
示した従来のプロセスと同様に、層間絶縁層，コンタク
トホールおよび配線を形成する。
【００３９】図１４〜図１９は、本発明の第２実施例に
よるサリサイド−ＭＯＳトランジスタの製造プロセスを
説明するための断面図である。図１４〜図１９を参照し
て、以下に第２実施例の製造プロセスについて説明す
る。
よるサリサイド−ＭＯＳトランジスタの製造プロセスを
説明するための断面図である。図１４〜図１９を参照し
て、以下に第２実施例の製造プロセスについて説明す
る。
【００４０】まず、図１４に示すように、半導体基板１
の主表面上に素子分離のためのフィールド酸化膜２を形
成する。また、半導体基板１の主表面上に隣接するよう
にＰウェル３とＮウェル４とを形成する。Ｐウェル３上
およびＮウェル４上にゲート酸化膜５を形成する。ゲー
ト酸化膜５上およびフィールド酸化膜２上に２０００〜
４０００Å程度の厚みを有するドープトポリシリコン層
６をＣＶＤ法を用いて形成する。このドープトポリシリ
コン層６にはリンがドープされており、その不純物濃度
は１×１０20〜５×１０20ｃｍ-3である。ドープトポリ
シリコン層６上の所定領域に写真製版技術を用いてフォ
トレジスト２０を形成する。フォトレジスト２０をマス
クとしてドープトポリシリコン層６を異方性エッチング
することによって、図１５に示されるようなドープトポ
リシリコン層からなるゲート電極６ａ，６ｂおよび６ｃ
が形成される。
の主表面上に素子分離のためのフィールド酸化膜２を形
成する。また、半導体基板１の主表面上に隣接するよう
にＰウェル３とＮウェル４とを形成する。Ｐウェル３上
およびＮウェル４上にゲート酸化膜５を形成する。ゲー
ト酸化膜５上およびフィールド酸化膜２上に２０００〜
４０００Å程度の厚みを有するドープトポリシリコン層
６をＣＶＤ法を用いて形成する。このドープトポリシリ
コン層６にはリンがドープされており、その不純物濃度
は１×１０20〜５×１０20ｃｍ-3である。ドープトポリ
シリコン層６上の所定領域に写真製版技術を用いてフォ
トレジスト２０を形成する。フォトレジスト２０をマス
クとしてドープトポリシリコン層６を異方性エッチング
することによって、図１５に示されるようなドープトポ
リシリコン層からなるゲート電極６ａ，６ｂおよび６ｃ
が形成される。
【００４１】次に、図１６に示すように、Ｎウェル４を
覆うようにフォトレジスト２１を形成する。フォトレジ
スト２１およびゲート電極６ａ上のフォトレジスト２０
をマスクとして、Ｐウェル３にリンまたは砒素をイオン
注入する。このイオン注入条件としては、４０〜１００
ｋｅＶの注入エネルギーで、１×１０15〜７×１０15ｃ
ｍ-2の不純物濃度で、７°の注入角度で行なう。これに
よりＮ+ 領域１６が形成される。ここで、このＮ+ 領域
１６の形成のためのイオン注入の際に、ゲート電極６ａ
上にはフォトレジスト２０が形成されているので、ゲー
ト電極６ａの上部表面に不純物がイオン注入されるのが
防止される。この後、フォトレジスト２１のみを選択的
に除去する。
覆うようにフォトレジスト２１を形成する。フォトレジ
スト２１およびゲート電極６ａ上のフォトレジスト２０
をマスクとして、Ｐウェル３にリンまたは砒素をイオン
注入する。このイオン注入条件としては、４０〜１００
ｋｅＶの注入エネルギーで、１×１０15〜７×１０15ｃ
ｍ-2の不純物濃度で、７°の注入角度で行なう。これに
よりＮ+ 領域１６が形成される。ここで、このＮ+ 領域
１６の形成のためのイオン注入の際に、ゲート電極６ａ
上にはフォトレジスト２０が形成されているので、ゲー
ト電極６ａの上部表面に不純物がイオン注入されるのが
防止される。この後、フォトレジスト２１のみを選択的
に除去する。
【００４２】ここで、フォトレジスト２０を残しながら
フォトレジスト２１のみを選択的に除去するためには、
図１４の工程においてフォトレジスト２０の硬化処理を
行なう必要がある。具体的には、Ｎ2 またはＡｒ雰囲気
中で、１００〜２００℃の温度条件下で、３０〜１２０
分間熱処理を行なう。これにより、フォトレジスト２０
を硬化することができる。その結果、図１６に示した工
程においてフォトレジスト２０を残しながらフォトレジ
スト２１を選択的に除去することができる。
フォトレジスト２１のみを選択的に除去するためには、
図１４の工程においてフォトレジスト２０の硬化処理を
行なう必要がある。具体的には、Ｎ2 またはＡｒ雰囲気
中で、１００〜２００℃の温度条件下で、３０〜１２０
分間熱処理を行なう。これにより、フォトレジスト２０
を硬化することができる。その結果、図１６に示した工
程においてフォトレジスト２０を残しながらフォトレジ
スト２１を選択的に除去することができる。
【００４３】フォトレジスト２１を除去した後、図１７
に示すように、Ｎ+ 領域１６を覆うようにフォトレジス
ト２２を形成する。フォトレジスト２２とゲート電極６
ｂ上のフォトレジスト２０とをマスクとして、Ｎウェル
４にＢまたはＢＦ2 をイオン注入する。このイオン注入
条件としては、１０〜３０ｋｅＶの注入エネルギーで、
１×１０15〜５×１０15ｃｍ-2の不純物濃度で、７°の
注入角度で行なう。これにより、Ｐ+ 領域１８が形成さ
れる。この後、フォトレジスト２２のみを選択的に除去
する。続いて、フォトレジスト２０を除去する。
に示すように、Ｎ+ 領域１６を覆うようにフォトレジス
ト２２を形成する。フォトレジスト２２とゲート電極６
ｂ上のフォトレジスト２０とをマスクとして、Ｎウェル
４にＢまたはＢＦ2 をイオン注入する。このイオン注入
条件としては、１０〜３０ｋｅＶの注入エネルギーで、
１×１０15〜５×１０15ｃｍ-2の不純物濃度で、７°の
注入角度で行なう。これにより、Ｐ+ 領域１８が形成さ
れる。この後、フォトレジスト２２のみを選択的に除去
する。続いて、フォトレジスト２０を除去する。
【００４４】次に、全面にＴＥＯＳ酸化膜（図示せず）
を１０００〜２０００Å程度の厚みで形成した後、全面
をエッチバックする。これにより、図１８に示されるよ
うなサイドウォール酸化膜２３が形成される。
を１０００〜２０００Å程度の厚みで形成した後、全面
をエッチバックする。これにより、図１８に示されるよ
うなサイドウォール酸化膜２３が形成される。
【００４５】最後に、上述した第１実施例と同様のプロ
セスおよび条件を用いて、Ｎ+ 領域１６，Ｐ+ 領域１
８，ゲート電極６ｂおよび６ｃ上に選択的にチタンシリ
サイド（ＴｉＳｉ2 ）層１９を形成する。
セスおよび条件を用いて、Ｎ+ 領域１６，Ｐ+ 領域１
８，ゲート電極６ｂおよび６ｃ上に選択的にチタンシリ
サイド（ＴｉＳｉ2 ）層１９を形成する。
【００４６】上記した第２実施例においても、図１６お
よび図１７に示したイオン注入工程において、ゲート電
極６ａおよび６ｂ上にフォトレジスト２０を形成するこ
とによって、ゲート電極６ａおよび６ｂの上部表面に不
純物が注入されるのを防止することができる。それによ
り、ゲート電極６ａおよび６ｂの上部表面上に最終的に
チタンシリサイド層１９を形成した場合に、そのチタン
シリサイド層１９のシート抵抗値が上昇するのを防止す
ることができる。
よび図１７に示したイオン注入工程において、ゲート電
極６ａおよび６ｂ上にフォトレジスト２０を形成するこ
とによって、ゲート電極６ａおよび６ｂの上部表面に不
純物が注入されるのを防止することができる。それによ
り、ゲート電極６ａおよび６ｂの上部表面上に最終的に
チタンシリサイド層１９を形成した場合に、そのチタン
シリサイド層１９のシート抵抗値が上昇するのを防止す
ることができる。
【００４７】図２０〜図３１は、本発明の第３実施例に
よるサリサイド−ＭＯＳトランジスタの製造プロセスを
説明するための断面図である。図２０〜図３１を参照し
て、次に第３実施例の製造プロセスについて説明する。
よるサリサイド−ＭＯＳトランジスタの製造プロセスを
説明するための断面図である。図２０〜図３１を参照し
て、次に第３実施例の製造プロセスについて説明する。
【００４８】まず、図２０に示すように、半導体基板１
の主表面上にフィールド酸化膜２，Ｐウェル３およびＮ
ウェル４を形成する。Ｐウェル３およびＮウェル４上に
ゲート酸化膜５を形成する。ゲート酸化膜５およびフィ
ールド酸化膜２上に４０００〜６０００Å程度の厚みを
有するドープトポリシリコン層６を形成する。このドー
プトポリシリコン層６にはリンが導入されており、その
不純物濃度は１×１０ 20〜５×１０20ｃｍ-3である。ド
ープトポリシリコン層６上の所定領域に写真製版技術を
用いてフォトレジスト３０を形成する。フォトレジスト
３０をマスクしとてドープトポリシリコン層６を異方性
エッチングすることによって、図２１に示されるような
ドープトポリシリコン層からなるゲート電極６ａ，６ｂ
および６ｃが形成される。この後、フォトレジスト３０
を除去する。
の主表面上にフィールド酸化膜２，Ｐウェル３およびＮ
ウェル４を形成する。Ｐウェル３およびＮウェル４上に
ゲート酸化膜５を形成する。ゲート酸化膜５およびフィ
ールド酸化膜２上に４０００〜６０００Å程度の厚みを
有するドープトポリシリコン層６を形成する。このドー
プトポリシリコン層６にはリンが導入されており、その
不純物濃度は１×１０ 20〜５×１０20ｃｍ-3である。ド
ープトポリシリコン層６上の所定領域に写真製版技術を
用いてフォトレジスト３０を形成する。フォトレジスト
３０をマスクしとてドープトポリシリコン層６を異方性
エッチングすることによって、図２１に示されるような
ドープトポリシリコン層からなるゲート電極６ａ，６ｂ
および６ｃが形成される。この後、フォトレジスト３０
を除去する。
【００４９】次に、図２２に示すように、Ｎウェル４を
覆うようにフォトレジスト３１を形成する。フォトレジ
スト３１およびゲート電極６ａをマスクとして、Ｐウェ
ル３にＰまたはＡｓをイオン注入する。このイオン注入
条件としては、５０〜８０ｋｅＶの注入エネルギーで、
１×１０13〜７×１０13ｃｍ-2の不純物濃度で、４５°
の注入角度での回転注入または７°の注入角度での注入
で行なう。これにより、Ｎ- 領域１１が形成される。こ
こで、このイオン注入の際には、ゲート電極６ａの上部
表面上には何も存在しないため、ゲート電極６ａの上部
表面には不純物が注入されることになる。その結果、ゲ
ート電極６ａの上部表面上に不純物注入領域３２が形成
されることになる。この後、フォトレジスト３１を除去
する。
覆うようにフォトレジスト３１を形成する。フォトレジ
スト３１およびゲート電極６ａをマスクとして、Ｐウェ
ル３にＰまたはＡｓをイオン注入する。このイオン注入
条件としては、５０〜８０ｋｅＶの注入エネルギーで、
１×１０13〜７×１０13ｃｍ-2の不純物濃度で、４５°
の注入角度での回転注入または７°の注入角度での注入
で行なう。これにより、Ｎ- 領域１１が形成される。こ
こで、このイオン注入の際には、ゲート電極６ａの上部
表面上には何も存在しないため、ゲート電極６ａの上部
表面には不純物が注入されることになる。その結果、ゲ
ート電極６ａの上部表面上に不純物注入領域３２が形成
されることになる。この後、フォトレジスト３１を除去
する。
【００５０】次に、図２３に示すように、Ｎ- 領域１１
およびゲート電極６ａを覆うようにフォトレジスト３３
を形成する。フォトレジスト３３およびゲート電極６ｂ
をマスクとしてＮウェル４にＢまたはＢＦ2 をイオン注
入する。このイオン注入条件としては、５〜２０ｋｅＶ
の注入エネルギーで、１×１０13〜５×１０13ｃｍ-2の
不純物濃度で、４５°の注入角度での回転注入または７
°の注入角度での注入で行なう。これにより、Ｐ- 領域
１３が形成される。このイオン注入の際にも、ゲート電
極６ｂの上部表面上には何も存在しないのでゲート電極
６ｂの上部表面に不純物がイオン注入されることにな
る。これにより、ゲート電極６ｂの上部表面上に不純物
注入領域３２が形成される。この後、フォトレジスト３
３を除去する。
およびゲート電極６ａを覆うようにフォトレジスト３３
を形成する。フォトレジスト３３およびゲート電極６ｂ
をマスクとしてＮウェル４にＢまたはＢＦ2 をイオン注
入する。このイオン注入条件としては、５〜２０ｋｅＶ
の注入エネルギーで、１×１０13〜５×１０13ｃｍ-2の
不純物濃度で、４５°の注入角度での回転注入または７
°の注入角度での注入で行なう。これにより、Ｐ- 領域
１３が形成される。このイオン注入の際にも、ゲート電
極６ｂの上部表面上には何も存在しないのでゲート電極
６ｂの上部表面に不純物がイオン注入されることにな
る。これにより、ゲート電極６ｂの上部表面上に不純物
注入領域３２が形成される。この後、フォトレジスト３
３を除去する。
【００５１】次に、図２４に示すように、ゲート電極６
ａ，６ｂおよび６ｃの側表面上にサイドウォール酸化膜
３４を形成する。
ａ，６ｂおよび６ｃの側表面上にサイドウォール酸化膜
３４を形成する。
【００５２】次に、図２５に示すように、Ｐ- 領域１３
およびゲート電極６ｂを覆うように、フォトレジスト３
５を形成する。フォトレジスト３５，ゲート電極６ａお
よびサイドウォール酸化膜３４をマスクとして、Ｐウェ
ル３にＰまたはＡｓをイオン注入する。このイオン注入
条件としては、４０〜１００ｋｅＶの注入エネルギー
で、１×１０15〜７×１０15ｃｍ-2の不純物濃度で、７
°の注入角度で注入する。これにより、Ｎ+ 領域１６が
形成される。このイオン注入工程においても、ゲート電
極６ａの上部表面上には何も形成されていないので、ゲ
ート電極６ａの上部表面に再び不純物がイオン注入され
る。この後フォトレジスト３５を除去する。
およびゲート電極６ｂを覆うように、フォトレジスト３
５を形成する。フォトレジスト３５，ゲート電極６ａお
よびサイドウォール酸化膜３４をマスクとして、Ｐウェ
ル３にＰまたはＡｓをイオン注入する。このイオン注入
条件としては、４０〜１００ｋｅＶの注入エネルギー
で、１×１０15〜７×１０15ｃｍ-2の不純物濃度で、７
°の注入角度で注入する。これにより、Ｎ+ 領域１６が
形成される。このイオン注入工程においても、ゲート電
極６ａの上部表面上には何も形成されていないので、ゲ
ート電極６ａの上部表面に再び不純物がイオン注入され
る。この後フォトレジスト３５を除去する。
【００５３】次に、図２６に示すように、Ｎ- 領域１１
およびゲート電極６ａを覆うようにフォトレジスト３６
を形成する。フォトレジスト３６，ゲート電極６ｂおよ
びサイドウォール酸化膜３４をマスクとして、Ｎウェル
４にＰまたはＢＦ2 をイオン注入する。このイオン注入
条件としては、１０〜３０ｋｅＶの注入エネルギーで、
１×１０15〜５×１０15ｃｍ-2の不純物濃度で７°の注
入角度で行なう。これにより、Ｐ+ 領域１８が形成され
る。なお、このイオン注入の際にも、ゲート電極６ｂの
上部表面上には何も形成されていないので、ゲート電極
６ｂの上部表面に不純物が注入されることになる。この
後、フォトレジスト３６を除去する。
およびゲート電極６ａを覆うようにフォトレジスト３６
を形成する。フォトレジスト３６，ゲート電極６ｂおよ
びサイドウォール酸化膜３４をマスクとして、Ｎウェル
４にＰまたはＢＦ2 をイオン注入する。このイオン注入
条件としては、１０〜３０ｋｅＶの注入エネルギーで、
１×１０15〜５×１０15ｃｍ-2の不純物濃度で７°の注
入角度で行なう。これにより、Ｐ+ 領域１８が形成され
る。なお、このイオン注入の際にも、ゲート電極６ｂの
上部表面上には何も形成されていないので、ゲート電極
６ｂの上部表面に不純物が注入されることになる。この
後、フォトレジスト３６を除去する。
【００５４】次に、図２７に示すように、全面を覆うよ
うに６０００〜１００００Å程度の厚みを有するフォト
レジスト３７を形成する。フォトレジスト３７の代わり
にＴｉＮを形成してもよい。フォトレジスト３７の全面
をエッチバックする。このエッチバックは、図２８に示
すように、ゲート電極６ａおよび６ｂの上部表面が露出
するまで行なう。
うに６０００〜１００００Å程度の厚みを有するフォト
レジスト３７を形成する。フォトレジスト３７の代わり
にＴｉＮを形成してもよい。フォトレジスト３７の全面
をエッチバックする。このエッチバックは、図２８に示
すように、ゲート電極６ａおよび６ｂの上部表面が露出
するまで行なう。
【００５５】次に、図２９に示すように、フォトレジス
ト３７をマスクとしてゲート電極６ａ，６ｂおよび６ｃ
の上部表面を異方性エッチングする。これにより、ゲー
ト電極６ａ，６ｂおよび６ｃの上部表面の不純物注入領
域３２（図２８参照）を除去する。ゲート電極６ａ，６
ｂおよび６ｃの上部表面を異方性エッチングする際に
は、ゲート電極６ａ，６ｂおよび６ｃの上部表面を１０
００〜３０００Å程度削るのが好ましい。この程度削っ
たとしても、図３２に示した工程においてドープトポリ
シリコン層６は予め厚く（４０００〜６０００Å程度）
形成されているので、ゲート電極６ａ，６ｂおよび６ｃ
の膜厚が薄くなり過ぎることはない。この後、フォトレ
ジスト３７を除去する。これにより、図３０に示したよ
うな形状が得られる。
ト３７をマスクとしてゲート電極６ａ，６ｂおよび６ｃ
の上部表面を異方性エッチングする。これにより、ゲー
ト電極６ａ，６ｂおよび６ｃの上部表面の不純物注入領
域３２（図２８参照）を除去する。ゲート電極６ａ，６
ｂおよび６ｃの上部表面を異方性エッチングする際に
は、ゲート電極６ａ，６ｂおよび６ｃの上部表面を１０
００〜３０００Å程度削るのが好ましい。この程度削っ
たとしても、図３２に示した工程においてドープトポリ
シリコン層６は予め厚く（４０００〜６０００Å程度）
形成されているので、ゲート電極６ａ，６ｂおよび６ｃ
の膜厚が薄くなり過ぎることはない。この後、フォトレ
ジスト３７を除去する。これにより、図３０に示したよ
うな形状が得られる。
【００５６】次に、図３１に示すように、Ｎ- 領域１
１，Ｐ- 領域１３，ゲート電極６ａ，６ｂおよび６ｃ上
に選択的にチタンシリサイド（ＴｉＳｉ2 ）層１９を形
成する。このチタンシリサイド層１９の形成プロセス
は、図１１〜図１３に示した第１実施例のプロセスと同
様のプロセスを用いる。
１，Ｐ- 領域１３，ゲート電極６ａ，６ｂおよび６ｃ上
に選択的にチタンシリサイド（ＴｉＳｉ2 ）層１９を形
成する。このチタンシリサイド層１９の形成プロセス
は、図１１〜図１３に示した第１実施例のプロセスと同
様のプロセスを用いる。
【００５７】上記のように、この第３実施例のプロセス
では、ゲート電極６ａ，６ｂおよび６ｃの上部表面のイ
オン注入領域３２を除去することによって、ゲート電極
６ａ，６ｂおよび６ｃの上部表面上に形成されるチタン
シリサイド層１９のシート抵抗の上昇を防止することが
できる。
では、ゲート電極６ａ，６ｂおよび６ｃの上部表面のイ
オン注入領域３２を除去することによって、ゲート電極
６ａ，６ｂおよび６ｃの上部表面上に形成されるチタン
シリサイド層１９のシート抵抗の上昇を防止することが
できる。
【００５８】図３２〜図４１は、本発明の第４実施例に
よるサリサイド−ＭＯＳトランジスタの製造プロセスを
説明するための断面図である。図３２〜図４１を参照し
て、次に第４実施例の製造プロセスについて説明する。
よるサリサイド−ＭＯＳトランジスタの製造プロセスを
説明するための断面図である。図３２〜図４１を参照し
て、次に第４実施例の製造プロセスについて説明する。
【００５９】まず、図３２に示すように、半導体基板１
の主表面上にフィールド酸化膜２，Ｐウェル３およびＮ
ウェル４を形成する。Ｐウェル３およびＮウェル４上に
ゲート酸化膜５を形成する。ゲート酸化膜５およびフィ
ールド酸化膜２上に１０００〜２０００Å程度の厚みを
有するドープトポリシリコン層６を形成する。このドー
プトポリシリコン層６にはリンがドープされており、そ
の不純物濃度は１×１０20〜５×１０20ｃｍ-3である。
このドープトポリシリコン層６は第１および第２実施例
のドープトポリシリコン層６に比べて膜厚が薄く形成さ
れている。
の主表面上にフィールド酸化膜２，Ｐウェル３およびＮ
ウェル４を形成する。Ｐウェル３およびＮウェル４上に
ゲート酸化膜５を形成する。ゲート酸化膜５およびフィ
ールド酸化膜２上に１０００〜２０００Å程度の厚みを
有するドープトポリシリコン層６を形成する。このドー
プトポリシリコン層６にはリンがドープされており、そ
の不純物濃度は１×１０20〜５×１０20ｃｍ-3である。
このドープトポリシリコン層６は第１および第２実施例
のドープトポリシリコン層６に比べて膜厚が薄く形成さ
れている。
【００６０】ドープトポリシリコン層６の上部表面上の
所定領域に写真製版技術を用いてフォトレジスト４０を
形成する。フォトレジスト４０をマスクとしてドープト
ポリシリコン層６を異方性エッチングする。これによ
り、図３３に示されるようなドープトポリシリコン層か
らなるゲート電極６ａ，６ｂおよび６ｃが得られる。こ
の後、フォトレジスト４０を除去する。
所定領域に写真製版技術を用いてフォトレジスト４０を
形成する。フォトレジスト４０をマスクとしてドープト
ポリシリコン層６を異方性エッチングする。これによ
り、図３３に示されるようなドープトポリシリコン層か
らなるゲート電極６ａ，６ｂおよび６ｃが得られる。こ
の後、フォトレジスト４０を除去する。
【００６１】次に、図３４に示すように、Ｎウェル４お
よびゲート電極６ｂを覆うようにフォトレジスト４１を
形成する。フォトレジスト４１およびゲート電極６ａを
マスクとして、Ｐウェル３にＰまたはＡｓをイオン注入
する。このイオン注入条件としては、５０〜８０ｋｅＶ
の注入エネルギーで、１×１０13〜７×１０13の不純物
濃度で、４５°の注入角度での回転注入または７°の注
入角度での注入で行なう。これにより、Ｎ- 領域１１が
形成される。ここで、このイオン注入の際には、ゲート
電極６ａの上部表面上には何も存在しないので、ゲート
電極６ａの上部表面に不純物が注入されることになる。
これにより、不純物注入領域４２が形成される。この
後、フォトレジスト４１を除去する。
よびゲート電極６ｂを覆うようにフォトレジスト４１を
形成する。フォトレジスト４１およびゲート電極６ａを
マスクとして、Ｐウェル３にＰまたはＡｓをイオン注入
する。このイオン注入条件としては、５０〜８０ｋｅＶ
の注入エネルギーで、１×１０13〜７×１０13の不純物
濃度で、４５°の注入角度での回転注入または７°の注
入角度での注入で行なう。これにより、Ｎ- 領域１１が
形成される。ここで、このイオン注入の際には、ゲート
電極６ａの上部表面上には何も存在しないので、ゲート
電極６ａの上部表面に不純物が注入されることになる。
これにより、不純物注入領域４２が形成される。この
後、フォトレジスト４１を除去する。
【００６２】次に、図３５に示すように、Ｎ- 領域１１
およびゲート電極６ａを覆うようにフォトレジスト４３
を形成する。フォトレジスト４３およびゲート電極６ｂ
をマスクとしてＮウェル４にＢまたはＢＦ2 をイオン注
入する。このイオン注入条件としては、５〜２０ｋｅＶ
の注入エネルギーで、１×１０13〜５×１０13ｃｍ-2の
不純物濃度で、４５°の注入角度での回転注入または７
°の注入角度での注入で行なう。これにより、Ｐ- 領域
１３が形成される。なお、このイオン注入の際にも、ゲ
ート電極６ｂの上部表面上には何も存在しないため、ゲ
ート電極６ｂの上部表面に不純物がイオン注入される。
その結果、ゲート電極６ｂの上部表面に不純物注入領域
４２が形成される。この後、フォトレジスト４３を除去
する。
およびゲート電極６ａを覆うようにフォトレジスト４３
を形成する。フォトレジスト４３およびゲート電極６ｂ
をマスクとしてＮウェル４にＢまたはＢＦ2 をイオン注
入する。このイオン注入条件としては、５〜２０ｋｅＶ
の注入エネルギーで、１×１０13〜５×１０13ｃｍ-2の
不純物濃度で、４５°の注入角度での回転注入または７
°の注入角度での注入で行なう。これにより、Ｐ- 領域
１３が形成される。なお、このイオン注入の際にも、ゲ
ート電極６ｂの上部表面上には何も存在しないため、ゲ
ート電極６ｂの上部表面に不純物がイオン注入される。
その結果、ゲート電極６ｂの上部表面に不純物注入領域
４２が形成される。この後、フォトレジスト４３を除去
する。
【００６３】次に、図３６に示すように、ゲート電極６
ａ，６ｂおよび６ｃの側表面上にサイドウォール酸化膜
２３を形成する。
ａ，６ｂおよび６ｃの側表面上にサイドウォール酸化膜
２３を形成する。
【００６４】次に、図３７に示すように、Ｐ- 領域１３
およびゲート電極６ｂを覆うようにフォトレジスト４４
を形成する。フォトレジスト４４，ゲート電極６ａおよ
びサイドウォール酸化膜２３をマスクとしてＰウェル３
にＰまたはＡｓをイオン注入する。このイオン注入条件
としては、４０〜１００ｋｅＶの注入エネルギーで、１
×１０15〜７×１０15ｃｍ-2の不純物濃度で、７°の注
入角度で行なう。これにより、Ｎ+ 領域１６が形成され
る。このイオン注入においても、ゲート電極６ａ上には
何も存在しないので、ゲート電極６ａの上部表面に再び
不純物が注入される。この後、フォトレジスト４４を除
去する。
およびゲート電極６ｂを覆うようにフォトレジスト４４
を形成する。フォトレジスト４４，ゲート電極６ａおよ
びサイドウォール酸化膜２３をマスクとしてＰウェル３
にＰまたはＡｓをイオン注入する。このイオン注入条件
としては、４０〜１００ｋｅＶの注入エネルギーで、１
×１０15〜７×１０15ｃｍ-2の不純物濃度で、７°の注
入角度で行なう。これにより、Ｎ+ 領域１６が形成され
る。このイオン注入においても、ゲート電極６ａ上には
何も存在しないので、ゲート電極６ａの上部表面に再び
不純物が注入される。この後、フォトレジスト４４を除
去する。
【００６５】次に、図３８に示すように、Ｎ- 領域１１
およびゲート電極６ａ上にフォトレジスト４５を形成す
る。フォトレジスト４５，ゲート電極６ｂおよびサイド
ウォール酸化膜２３をマスクとして、ＢまたはＢＦ2 を
Ｎウェル４にイオン注入する。このイオン注入条件とし
ては、１０〜３０ｋｅＶの注入エネルギーで、１×１０
15〜５×１０15ｃｍ-2の不純物濃度で、７°の注入角度
で行なう。これにより、Ｐ+ 領域１８が形成される。な
お、このイオン注入の際にも、ゲート電極６ｂ上には何
も存在しないので、ゲート電極６ｂの上部表面に再び不
純物が注入される。この後、フォトレジスト４５を除去
する。これにより、図３９に示したＬＤＤ構造を有する
ＭＯＳトランジスタが得られる。
およびゲート電極６ａ上にフォトレジスト４５を形成す
る。フォトレジスト４５，ゲート電極６ｂおよびサイド
ウォール酸化膜２３をマスクとして、ＢまたはＢＦ2 を
Ｎウェル４にイオン注入する。このイオン注入条件とし
ては、１０〜３０ｋｅＶの注入エネルギーで、１×１０
15〜５×１０15ｃｍ-2の不純物濃度で、７°の注入角度
で行なう。これにより、Ｐ+ 領域１８が形成される。な
お、このイオン注入の際にも、ゲート電極６ｂ上には何
も存在しないので、ゲート電極６ｂの上部表面に再び不
純物が注入される。この後、フォトレジスト４５を除去
する。これにより、図３９に示したＬＤＤ構造を有する
ＭＯＳトランジスタが得られる。
【００６６】次に、図４０に示すように、Ｎ- 領域１１
の上部表面上，Ｐ- 領域１３上，ゲート電極６ａ，６
ｂ，６ｃの上部表面上に選択的に半導体層４６をエピタ
キシャル成長させる。この半導体層４６は１０００〜３
０００Å程度の厚みで、次のエピタキシャル成長条件に
よって形成する。すなわち、ＳｉＣｌ4 ，ＳｉＨＣ
ｌ3，ＳｉＨ2 Ｃｌ2 ，またはＳｉＨ4 などの雰囲気中
で、約１０００℃以上の温度条件下で、７６０Ｔｏｒｒ
程度の圧力条件下で半導体層４６がエピタキシャル成長
される。この半導体層４６をシリサイド化することによ
って図４１に示したようなチタンシリサイド（ＴｉＳｉ
2 ）層１９を形成する。この第４実施例では、半導体層
４６をシリサイド化することによってチタンシリサイド
層１９を形成する。このため、ゲート電極６ａ，６ｂお
よび６ｃの上部表面に不純物注入領域４２が形成されて
いたとしても、その不純物注入領域４２によってチタン
シリサイド層１９のシート抵抗値が上昇することはな
い。したがって、ゲート電極６ａ，６ｂおよび６ｃの配
線長さが長くなった場合にも、信号の伝搬遅延が大きく
なるのを防止することができる。
の上部表面上，Ｐ- 領域１３上，ゲート電極６ａ，６
ｂ，６ｃの上部表面上に選択的に半導体層４６をエピタ
キシャル成長させる。この半導体層４６は１０００〜３
０００Å程度の厚みで、次のエピタキシャル成長条件に
よって形成する。すなわち、ＳｉＣｌ4 ，ＳｉＨＣ
ｌ3，ＳｉＨ2 Ｃｌ2 ，またはＳｉＨ4 などの雰囲気中
で、約１０００℃以上の温度条件下で、７６０Ｔｏｒｒ
程度の圧力条件下で半導体層４６がエピタキシャル成長
される。この半導体層４６をシリサイド化することによ
って図４１に示したようなチタンシリサイド（ＴｉＳｉ
2 ）層１９を形成する。この第４実施例では、半導体層
４６をシリサイド化することによってチタンシリサイド
層１９を形成する。このため、ゲート電極６ａ，６ｂお
よび６ｃの上部表面に不純物注入領域４２が形成されて
いたとしても、その不純物注入領域４２によってチタン
シリサイド層１９のシート抵抗値が上昇することはな
い。したがって、ゲート電極６ａ，６ｂおよび６ｃの配
線長さが長くなった場合にも、信号の伝搬遅延が大きく
なるのを防止することができる。
【００６７】
【発明の効果】以上のように、請求項１〜３に記載の電
界効果トランジスタの製造方法によれば、ゲート電極上
にゲート電極保護層を形成し、そのゲート電極保護層を
マスクとして不純物をイオン注入することによってソー
ス／ドレイン領域を形成することにより、そのイオン注
入の際にゲート電極の上部表面に不純物がイオン注入さ
れるのを防止することができる。これにより、ゲート電
極の上部表面上に金属シリサイド層を形成した場合に、
その金属シリサイド層のシート抵抗値が上昇するのを防
止することができる。また、上記したゲート電極保護層
をゲート電極の上部表面上に形成された酸化膜とその酸
化膜上に形成されたエッチングストッパ層とを含むよう
に構成すれば、ＬＤＤ構造を有するソース／ドレイン領
域を形成する際にも、ゲート電極の上部表面に不純物が
注入されるのを容易に防止することができる。また、上
記したゲート電極保護層をフォトレジストによって形成
すれば、製造工程を複雑化させることなく容易にゲート
電極の上部表面への不純物の注入を防止することができ
る。
界効果トランジスタの製造方法によれば、ゲート電極上
にゲート電極保護層を形成し、そのゲート電極保護層を
マスクとして不純物をイオン注入することによってソー
ス／ドレイン領域を形成することにより、そのイオン注
入の際にゲート電極の上部表面に不純物がイオン注入さ
れるのを防止することができる。これにより、ゲート電
極の上部表面上に金属シリサイド層を形成した場合に、
その金属シリサイド層のシート抵抗値が上昇するのを防
止することができる。また、上記したゲート電極保護層
をゲート電極の上部表面上に形成された酸化膜とその酸
化膜上に形成されたエッチングストッパ層とを含むよう
に構成すれば、ＬＤＤ構造を有するソース／ドレイン領
域を形成する際にも、ゲート電極の上部表面に不純物が
注入されるのを容易に防止することができる。また、上
記したゲート電極保護層をフォトレジストによって形成
すれば、製造工程を複雑化させることなく容易にゲート
電極の上部表面への不純物の注入を防止することができ
る。
【００６８】請求項４に記載の電界効果トランジスタの
製造方法によれば、第２のトランジスタ形成領域を覆う
第１の被覆層と第１のゲート電極上に形成された第１の
ゲート電極保護層とをマスクとしてイオン注入を行なう
ことにより第１のソース／ドレイン領域を形成し、第１
のトランジスタ形成領域を覆う第２の被覆層と第２のゲ
ート電極上に形成された第２のゲート電極保護層とをマ
スクとしてイオン注入を行なうことにより第２のソース
／ドレイン領域を形成することによって、第１および第
２のソース／ドレイン領域の形成時のイオン注入工程の
際に、第１および第２のゲート電極の上部表面に不純物
がイオン注入されるのを防止することができる。これに
より、第１および第２のゲート電極の上部表面上に形成
される金属シリサイド層のシート抵抗値が上昇するのを
防止することができる。
製造方法によれば、第２のトランジスタ形成領域を覆う
第１の被覆層と第１のゲート電極上に形成された第１の
ゲート電極保護層とをマスクとしてイオン注入を行なう
ことにより第１のソース／ドレイン領域を形成し、第１
のトランジスタ形成領域を覆う第２の被覆層と第２のゲ
ート電極上に形成された第２のゲート電極保護層とをマ
スクとしてイオン注入を行なうことにより第２のソース
／ドレイン領域を形成することによって、第１および第
２のソース／ドレイン領域の形成時のイオン注入工程の
際に、第１および第２のゲート電極の上部表面に不純物
がイオン注入されるのを防止することができる。これに
より、第１および第２のゲート電極の上部表面上に形成
される金属シリサイド層のシート抵抗値が上昇するのを
防止することができる。
【００６９】請求項５に記載の電界効果トランジスタの
製造方法によれば、ゲート電極をマスクとしてイオン注
入した後そのゲート電極を覆うように被覆層を形成し、
さらにその被覆層をエッチバックすることによりゲート
電極の上部表面を露出させ、そのゲート電極の上部表面
を所定の厚み分だけエッチングすることによって、ゲー
ト電極の上部表面に形成された不純物注入領域を容易に
除去することができる。これにより、ゲート電極の上部
表面上に形成される金属シリサイド層のシート抵抗値が
上昇するのを防止することができる。
製造方法によれば、ゲート電極をマスクとしてイオン注
入した後そのゲート電極を覆うように被覆層を形成し、
さらにその被覆層をエッチバックすることによりゲート
電極の上部表面を露出させ、そのゲート電極の上部表面
を所定の厚み分だけエッチングすることによって、ゲー
ト電極の上部表面に形成された不純物注入領域を容易に
除去することができる。これにより、ゲート電極の上部
表面上に形成される金属シリサイド層のシート抵抗値が
上昇するのを防止することができる。
【００７０】請求項６に記載の電界効果トランジスタの
製造方法によれば、第１および第２のゲート電極をマス
クとして不純物をイオン注入することによって第１およ
び第２のソース／ドレイン領域を形成し、その後第１お
よび第２のゲート電極を覆うように被覆層を形成し、そ
の被覆層をエッチバックすることによって第１および第
２のゲート電極の上部表面を露出させ、その露出された
第１および第２のゲート電極の上部表面を所定の厚み分
だけエッチングすることによって、第１および第２のゲ
ート電極の上部表面に位置する不純物注入領域を容易に
除去することができる。これにより、ゲート電極の上部
表面上に形成される金属シリサイド層のシート抵抗値が
上昇するのを防止することができる。
製造方法によれば、第１および第２のゲート電極をマス
クとして不純物をイオン注入することによって第１およ
び第２のソース／ドレイン領域を形成し、その後第１お
よび第２のゲート電極を覆うように被覆層を形成し、そ
の被覆層をエッチバックすることによって第１および第
２のゲート電極の上部表面を露出させ、その露出された
第１および第２のゲート電極の上部表面を所定の厚み分
だけエッチングすることによって、第１および第２のゲ
ート電極の上部表面に位置する不純物注入領域を容易に
除去することができる。これにより、ゲート電極の上部
表面上に形成される金属シリサイド層のシート抵抗値が
上昇するのを防止することができる。
【００７１】請求項７に記載の電界効果トランジスタの
製造方法によれば、ゲート電極の上部表面上に半導体層
を成長させた後、その半導体層をシリサイド化すること
によって金属シリサイド層を形成することにより、ゲー
ト電極の上部表面に不純物注入領域が形成されていたと
しても、金属シリサイド層のシート抵抗値が上昇するの
を防止することができる。
製造方法によれば、ゲート電極の上部表面上に半導体層
を成長させた後、その半導体層をシリサイド化すること
によって金属シリサイド層を形成することにより、ゲー
ト電極の上部表面に不純物注入領域が形成されていたと
しても、金属シリサイド層のシート抵抗値が上昇するの
を防止することができる。
【００７２】請求項８に記載の電界効果トランジスタの
製造方法によれば、第１および第２のゲート電極の上部
表面上に半導体層を選択的に成長させ、その半導体層を
シリサイド化することによって金属シリサイド層を形成
することにより、第１および第２のゲート電極の上部表
面に不純物注入領域が形成されていたとしても金属シリ
サイド層のシート抵抗値が上昇するのを防止することが
できる。
製造方法によれば、第１および第２のゲート電極の上部
表面上に半導体層を選択的に成長させ、その半導体層を
シリサイド化することによって金属シリサイド層を形成
することにより、第１および第２のゲート電極の上部表
面に不純物注入領域が形成されていたとしても金属シリ
サイド層のシート抵抗値が上昇するのを防止することが
できる。
【図１】本発明の第１実施例によるサリサイド−ＭＯＳ
トランジスタの製造プロセスの第１工程を説明するため
の断面図である。
トランジスタの製造プロセスの第１工程を説明するため
の断面図である。
【図２】本発明の第１実施例によるサリサイド−ＭＯＳ
トランジスタの製造プロセスの第２工程を説明するため
の断面図である。
トランジスタの製造プロセスの第２工程を説明するため
の断面図である。
【図３】本発明の第１実施例によるサリサイド−ＭＯＳ
トランジスタの製造プロセスの第３工程を説明するため
の断面図である。
トランジスタの製造プロセスの第３工程を説明するため
の断面図である。
【図４】本発明の第１実施例によるサリサイド−ＭＯＳ
トランジスタの製造プロセスの第４工程を説明するため
の断面図である。
トランジスタの製造プロセスの第４工程を説明するため
の断面図である。
【図５】本発明の第１実施例によるサリサイド−ＭＯＳ
トランジスタの製造プロセスの第５工程を説明するため
の断面図である。
トランジスタの製造プロセスの第５工程を説明するため
の断面図である。
【図６】本発明の第１実施例によるサリサイド−ＭＯＳ
トランジスタの製造プロセスの第６工程を説明するため
の断面図である。
トランジスタの製造プロセスの第６工程を説明するため
の断面図である。
【図７】本発明の第１実施例によるサリサイド−ＭＯＳ
トランジスタの製造プロセスの第７工程を説明するため
の断面図である。
トランジスタの製造プロセスの第７工程を説明するため
の断面図である。
【図８】本発明の第１実施例によるサリサイド−ＭＯＳ
トランジスタの製造プロセスの第８工程を説明するため
の断面図である。
トランジスタの製造プロセスの第８工程を説明するため
の断面図である。
【図９】本発明の第１実施例によるサリサイド−ＭＯＳ
トランジスタの製造プロセスの第９工程を説明するため
の断面図である。
トランジスタの製造プロセスの第９工程を説明するため
の断面図である。
【図１０】本発明の第１実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第１０工程を説明する
ための断面図である。
Ｓトランジスタの製造プロセスの第１０工程を説明する
ための断面図である。
【図１１】本発明の第１実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第１１工程を説明する
ための断面図である。
Ｓトランジスタの製造プロセスの第１１工程を説明する
ための断面図である。
【図１２】本発明の第１実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第１２工程を説明する
ための断面図である。
Ｓトランジスタの製造プロセスの第１２工程を説明する
ための断面図である。
【図１３】本発明の第１実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第１３工程を説明する
ための断面図である。
Ｓトランジスタの製造プロセスの第１３工程を説明する
ための断面図である。
【図１４】本発明の第２実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第１工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第１工程を説明するた
めの断面図である。
【図１５】本発明の第２実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第２工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第２工程を説明するた
めの断面図である。
【図１６】本発明の第２実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第３工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第３工程を説明するた
めの断面図である。
【図１７】本発明の第２実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第４工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第４工程を説明するた
めの断面図である。
【図１８】本発明の第２実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第５工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第５工程を説明するた
めの断面図である。
【図１９】本発明の第２実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第６工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第６工程を説明するた
めの断面図である。
【図２０】本発明の第３実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第１工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第１工程を説明するた
めの断面図である。
【図２１】本発明の第３実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第２工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第２工程を説明するた
めの断面図である。
【図２２】本発明の第３実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第３工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第３工程を説明するた
めの断面図である。
【図２３】本発明の第３実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第４工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第４工程を説明するた
めの断面図である。
【図２４】本発明の第３実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第５工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第５工程を説明するた
めの断面図である。
【図２５】本発明の第３実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第６工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第６工程を説明するた
めの断面図である。
【図２６】本発明の第３実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第７工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第７工程を説明するた
めの断面図である。
【図２７】本発明の第３実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第８工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第８工程を説明するた
めの断面図である。
【図２８】本発明の第３実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第９工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第９工程を説明するた
めの断面図である。
【図２９】本発明の第３実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第１０工程を説明する
ための断面図である。
Ｓトランジスタの製造プロセスの第１０工程を説明する
ための断面図である。
【図３０】本発明の第３実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第１１工程を説明する
ための断面図である。
Ｓトランジスタの製造プロセスの第１１工程を説明する
ための断面図である。
【図３１】本発明の第３実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第１２工程を説明する
ための断面図である。
Ｓトランジスタの製造プロセスの第１２工程を説明する
ための断面図である。
【図３２】本発明の第４実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第１工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第１工程を説明するた
めの断面図である。
【図３３】本発明の第４実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第２工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第２工程を説明するた
めの断面図である。
【図３４】本発明の第４実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第３工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第３工程を説明するた
めの断面図である。
【図３５】本発明の第４実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第４工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第４工程を説明するた
めの断面図である。
【図３６】本発明の第４実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第５工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第５工程を説明するた
めの断面図である。
【図３７】本発明の第４実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第６工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第６工程を説明するた
めの断面図である。
【図３８】本発明の第４実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第７工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第７工程を説明するた
めの断面図である。
【図３９】本発明の第４実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第８工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第８工程を説明するた
めの断面図である。
【図４０】本発明の第４実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第９工程を説明するた
めの断面図である。
Ｓトランジスタの製造プロセスの第９工程を説明するた
めの断面図である。
【図４１】本発明の第４実施例によるサリサイド−ＭＯ
Ｓトランジスタの製造プロセスの第１０工程を説明する
ための断面図である。
Ｓトランジスタの製造プロセスの第１０工程を説明する
ための断面図である。
【図４２】従来のサリサイド−ＭＯＳトランジスタの製
造プロセスの第１工程を説明するための断面図である。
造プロセスの第１工程を説明するための断面図である。
【図４３】従来のサリサイド−ＭＯＳトランジスタの製
造プロセスの第２工程を説明するための断面図である。
造プロセスの第２工程を説明するための断面図である。
【図４４】従来のサリサイド−ＭＯＳトランジスタの製
造プロセスの第３工程を説明するための断面図である。
造プロセスの第３工程を説明するための断面図である。
【図４５】従来のサリサイド−ＭＯＳトランジスタの製
造プロセスの第４工程を説明するための断面図である。
造プロセスの第４工程を説明するための断面図である。
【図４６】従来のサリサイド−ＭＯＳトランジスタの製
造プロセスの第５工程を説明するための断面図である。
造プロセスの第５工程を説明するための断面図である。
６：ドープトポリシリコン層 ７：ＴＥＯＳ酸化膜 ８：ＴｉＮ層 １９：チタンシリサイド（ＴｉＳｉ2 ）層 ２０：フォトレジスト ３７：フォトレジスト ４６：半導体層 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (8)
- 【請求項１】 半導体基板の主表面上の所定領域にゲー
ト電極を形成する工程と、 前記ゲート電極上にゲート電極保護層を形成する工程
と、 前記ゲート電極保護層をマスクとして前記半導体基板の
主表面上に不純物をイオン注入することによってソース
／ドレイン領域を形成する工程と、 前記ゲート電極の側表面上にサイドウォール絶縁膜を形
成する工程と、 前記ゲート電極保護層を除去する工程と、 前記ソース／ドレイン領域上と前記ゲート電極の上部表
面上とに自己整合的に金属シリサイド層を形成する工程
とを備えた、電界効果トランジスタの製造方法。 - 【請求項２】 前記ゲート電極保護層は、前記ゲート電
極の上部表面上に形成された酸化膜と、前記酸化膜上に
形成されたエッチングストッパ層とを含む、請求項１に
記載の電界効果トランジスタの製造方法。 - 【請求項３】 前記ゲート電極保護層はフォトレジスト
である、請求項１に記載の電界効果トランジスタの製造
方法。 - 【請求項４】 半導体基板の主表面上の第１および第２
のトランジスタ形成領域にそれぞれ第１および第２のゲ
ート電極を形成する工程と、 前記第１および第２のゲート電極上にそれぞれ第１およ
び第２のゲート電極保護層を形成する工程と、 前記第２のトランジスタ形成領域を覆うように第１の被
覆層を形成する工程と、 前記第１の被覆層および前記第１のゲート電極保護層を
マスクとして前記第１のトランジスタ形成領域に不純物
をイオン注入することにより第１のソース／ドレイン領
域を形成する工程と、 前記第１の被覆層を除去した後、前記第１のトランジス
タ形成領域を覆うように第２の被覆層を形成する工程
と、 前記第２の被覆層および前記第２のゲート電極保護層を
マスクとして前記第２のトランジスタ形成領域に不純物
をイオン注入することにより第２のソース／ドレイン領
域を形成する工程と、 前記第２の被覆層を除去した後前記第１および第２のゲ
ート電極の側表面上にそれぞれ第１および第２のサイド
ウォール絶縁膜を形成する工程と、 前記第１および第２のソース／ドレイン領域上と前記第
１および第２のゲート電極の上部表面上とに自己整合的
に金属シリサイド層を形成する工程とを備えた、電界効
果トランジスタの製造方法。 - 【請求項５】 半導体基板の主表面上の所定領域にゲー
ト電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板の主表面
上に不純物をイオン注入することによってソース／ドレ
イン領域を形成する工程と、 前記ゲート電極の側表面上にサイドウォール絶縁膜を形
成する工程と、 前記ゲート電極，前記サイドウォール絶縁膜，および前
記ソース／ドレイン領域を覆うように被覆層を形成する
工程と、 前記被覆層をエッチングすることにより前記ゲート電極
の上部表面を露出させる工程と、 前記露出されたゲート電極の上部表面を所定の厚み分だ
けエッチングする工程と、 前記被覆層を除去する工程と、 前記ソース／ドレイン領域上と前記ゲート電極の上部表
面上とに自己整合的に金属シリサイド層を形成する工程
とを備えた、電界効果トランジスタの製造方法。 - 【請求項６】 半導体基板の主表面上の第１および第２
のトランジスタ形成領域にそれぞれ第１および第２のゲ
ート電極を形成する工程と、 前記第１のゲート電極をマスクとして前記第１のトラン
ジスタ形成領域に不純物をイオン注入することによって
第１のソース／ドレイン領域を形成する工程と、 前記第２のゲート電極をマスクとして前記第２のトラン
ジスタ形成領域に不純物をイオン注入することによって
第２のソース／ドレイン領域を形成する工程と、 前記第１および第２のゲート電極の側表面上にそれぞれ
第１および第２のサイドウォール絶縁膜を形成する工程
と、 前記第１および第２のゲート電極と、前記第１および第
２のサイドウォール絶縁膜と、前記第１および第２のソ
ース／ドレイン領域とを覆うように被覆層を形成する工
程と、 前記被覆層をエッチバックすることにより前記第１およ
び第２のゲート電極の上部表面を露出させる工程と、 前記露出された第１および第２のゲート電極の上部表面
を所定の厚み分だけエッチングする工程と、 前記被覆層を除去する工程と、 前記第１および第２のソース／ドレイン領域上と前記第
１および第２のゲート電極の上部表面上とに自己整合的
に金属シリサイド層を形成する工程とを備えた、電界効
果トランジスタの製造方法。 - 【請求項７】 半導体基板の主表面上の所定領域にゲー
ト電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板の主表面
上に不純物をイオン注入することによってソース／ドレ
イン領域を形成する工程と、 前記ゲート電極の側表面上にサイドウォール絶縁膜を形
成する工程と、 前記ソース／ドレイン領域上と、前記ゲート電極の上部
表面上とに半導体層を選択的に成長させる工程と、 前記半導体層上に金属層を形成した後、熱処理を行なう
ことによって金属シリサイド層を形成する工程とを備え
た、電界効果トランジスタの製造方法。 - 【請求項８】 半導体基板の主表面上の第１および第２
のトランジスタ形成領域にそれぞれ第１および第２のゲ
ート電極を形成する工程と、 前記第１のゲート電極をマスクとして前記第１のトラン
ジスタ形成領域に不純物をイオン注入することによって
第１のソース／ドレイン領域を形成する工程と、 前記第２のゲート電極をマスクとして前記第２のトラン
ジスタ形成領域に不純物をイオン注入することによって
第２のソース／ドレイン領域を形成する工程と、 前記第１および第２のゲート電極の側表面上にそれぞれ
第１および第２のサイドウォール絶縁膜を形成する工程
と、 前記第１および第２のソース／ドレイン領域上と、前記
第１および第２のゲート電極の上部表面上とに半導体層
を選択的に成長させる工程と、 前記半導体層上に金属層を形成した後、熱処理を行なう
ことによって金属シリサイド層を形成する工程とを備え
た、電界効果トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6055909A JPH07263684A (ja) | 1994-03-25 | 1994-03-25 | 電界効果トランジスタの製造方法 |
| DE19502392A DE19502392A1 (de) | 1994-03-25 | 1995-01-26 | Verfahren zur Herstellung eines Feldeffekttransistors |
| US08/601,543 US5773347A (en) | 1994-03-25 | 1996-02-14 | Method of maufacturing field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6055909A JPH07263684A (ja) | 1994-03-25 | 1994-03-25 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263684A true JPH07263684A (ja) | 1995-10-13 |
Family
ID=13012247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6055909A Withdrawn JPH07263684A (ja) | 1994-03-25 | 1994-03-25 | 電界効果トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JPH07263684A (ja) |
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