JPH0562993A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0562993A JPH0562993A JP22299791A JP22299791A JPH0562993A JP H0562993 A JPH0562993 A JP H0562993A JP 22299791 A JP22299791 A JP 22299791A JP 22299791 A JP22299791 A JP 22299791A JP H0562993 A JPH0562993 A JP H0562993A
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- forming
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、絶縁ゲート電界効果トランジスタ
を有する半導体装置の製造方法に関するものであり、そ
の工程をより簡略化し、かつ配線の平坦化を図り特性の
良い装置を得ることを目的とするものである。 【構成】 本発明は前記目的のために、前記トランジス
タのゲート電極部にサイドウォールを形成し、そのサイ
ドウォールをソース、ゲート、ドレインの配線層に至る
までの絶縁膜にもなるように形成したものである。
を有する半導体装置の製造方法に関するものであり、そ
の工程をより簡略化し、かつ配線の平坦化を図り特性の
良い装置を得ることを目的とするものである。 【構成】 本発明は前記目的のために、前記トランジス
タのゲート電極部にサイドウォールを形成し、そのサイ
ドウォールをソース、ゲート、ドレインの配線層に至る
までの絶縁膜にもなるように形成したものである。
Description
【０００１】
【産業上の利用分野】この発明は、絶縁ゲート電界効果
トランジスタを有する半導体装置の製造方法に関するも
のである。
トランジスタを有する半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術】従来法による絶縁ゲート電界効果トラン
ジスタの製造方法を図３，図４に示す。
ジスタの製造方法を図３，図４に示す。
【０００３】まず半導体基板１上に集積回路を形成する
場合、周知のように素子分離領域をつくる必要があり、
チャンネルストップ層２、フィールド酸化領域３が形成
され、次にトランジスタのゲート膜となる酸化膜４を形
成し、次にしきい値コントロールのためのイオン打込み
（以下インプラと略す）５を行ない、不純物６を打込む
（図３（ａ））。次にゲート電極となるべきポリシリコ
ン層７を形成し、リン拡散を施し低抵抗化する（図３
（ｂ））。さらに公知のホトリソグラフィ技術（以下ホ
トリソと略す）でゲート電極ホトリソを行ないパターン
８を形成する（図３（ｃ））（この図から基板部分は省
略する）。次に公知のエッチング技術で不要のポリシリ
コン層７を除去し、次にソース及びドレイン領域を作る
為イオンインプラ１０を行ない不純物１１を打込む。こ
の時不純物６より不純物１１は濃度を濃くする。なお、
イオンインプラの打込み分布を良くする為の薄膜酸化膜
９を事前に施しておく（図３（ｄ））。次にアニール処
理を行ない不純物層６’，１１’を形成する（図４
（ｅ））。次に配線処理をする為に層間絶縁膜１２を形
成し、コンタクト開孔のためのホトリソを行ない、レジ
スト１３をパターニングする（図４（ｆ））。次にエッ
チング技術でコンタクト部を開孔し、次にコンタクトイ
ンプラ１４を施し、不純物１５を打込む（図４
（ｇ））。次に熱処理を施すとコンタクト部は高濃度で
深い層１５’が得られる。これでソース・ドレイン・ゲ
ートが形成でき電極たとえばアルミ層を形成し、ホトリ
ソ・エッチング技術を用いて配線層１６を得る（図４
（ｈ））。
場合、周知のように素子分離領域をつくる必要があり、
チャンネルストップ層２、フィールド酸化領域３が形成
され、次にトランジスタのゲート膜となる酸化膜４を形
成し、次にしきい値コントロールのためのイオン打込み
（以下インプラと略す）５を行ない、不純物６を打込む
（図３（ａ））。次にゲート電極となるべきポリシリコ
ン層７を形成し、リン拡散を施し低抵抗化する（図３
（ｂ））。さらに公知のホトリソグラフィ技術（以下ホ
トリソと略す）でゲート電極ホトリソを行ないパターン
８を形成する（図３（ｃ））（この図から基板部分は省
略する）。次に公知のエッチング技術で不要のポリシリ
コン層７を除去し、次にソース及びドレイン領域を作る
為イオンインプラ１０を行ない不純物１１を打込む。こ
の時不純物６より不純物１１は濃度を濃くする。なお、
イオンインプラの打込み分布を良くする為の薄膜酸化膜
９を事前に施しておく（図３（ｄ））。次にアニール処
理を行ない不純物層６’，１１’を形成する（図４
（ｅ））。次に配線処理をする為に層間絶縁膜１２を形
成し、コンタクト開孔のためのホトリソを行ない、レジ
スト１３をパターニングする（図４（ｆ））。次にエッ
チング技術でコンタクト部を開孔し、次にコンタクトイ
ンプラ１４を施し、不純物１５を打込む（図４
（ｇ））。次に熱処理を施すとコンタクト部は高濃度で
深い層１５’が得られる。これでソース・ドレイン・ゲ
ートが形成でき電極たとえばアルミ層を形成し、ホトリ
ソ・エッチング技術を用いて配線層１６を得る（図４
（ｈ））。
【０００４】
【発明が解決しようとする課題】しかしながら、前述の
従来法での構造ではゲート電極の段差があり、コンタク
ト形成のホトリソ時、ゲート上とソース／ドレイン上の
コンタクトを開孔すると段差のため微細なパターンが要
求される場合、特にソース／ドレイン部の開孔特性が悪
くなる。またゲート上の絶縁膜とソース／ドレイン上の
絶縁膜の厚さが異なる為、ホトリソ工程で開孔後ドライ
エッチングの際、ソース／ドレインの開孔をするとゲー
ト上はオーバーエッチングとなりコンタクト不良が発生
したりする問題点があった。またコンタクト孔のアスペ
クト比が大きくなり、その後のメタル蒸着のカバレージ
も悪くなり、さらにコンタクト不良が多発し歩留り向上
の阻害要因となっていた。
従来法での構造ではゲート電極の段差があり、コンタク
ト形成のホトリソ時、ゲート上とソース／ドレイン上の
コンタクトを開孔すると段差のため微細なパターンが要
求される場合、特にソース／ドレイン部の開孔特性が悪
くなる。またゲート上の絶縁膜とソース／ドレイン上の
絶縁膜の厚さが異なる為、ホトリソ工程で開孔後ドライ
エッチングの際、ソース／ドレインの開孔をするとゲー
ト上はオーバーエッチングとなりコンタクト不良が発生
したりする問題点があった。またコンタクト孔のアスペ
クト比が大きくなり、その後のメタル蒸着のカバレージ
も悪くなり、さらにコンタクト不良が多発し歩留り向上
の阻害要因となっていた。
【０００５】本発明は以上述べた各段差によるコンタク
ト孔の開孔不良、コンタクト孔のダメージ、コンタクト
孔のアスペクト比大によるコンタクト不良をなくす為、
ゲート形成後のＬＤＤトランジスタ用のサイドウォール
層を利用しゲート／ソース／ドレインの絶縁を行ない、
コンタクト特性を良くするための埋込みポリシリコンを
形成し、平坦化し、配線用メタルも同様の形成方法によ
り平坦化形成を可能とした優れた絶縁ゲート電界効果形
トランジスタを提供する事を目的とする。
ト孔の開孔不良、コンタクト孔のダメージ、コンタクト
孔のアスペクト比大によるコンタクト不良をなくす為、
ゲート形成後のＬＤＤトランジスタ用のサイドウォール
層を利用しゲート／ソース／ドレインの絶縁を行ない、
コンタクト特性を良くするための埋込みポリシリコンを
形成し、平坦化し、配線用メタルも同様の形成方法によ
り平坦化形成を可能とした優れた絶縁ゲート電界効果形
トランジスタを提供する事を目的とする。
【０００６】
【課題を解決するための手段】本発明は前述の目的のた
めに、絶縁ゲート電界効果形トランジスタの構造におい
て、ＬＤＤトランジスタ形成のためのサイドウォール層
を利用し、ゲート／ソース／ドレインの絶縁もこのサイ
ドウォール層で兼ねさせる様にしたものであり、より配
線の平坦化を容易に形成できる様にした。
めに、絶縁ゲート電界効果形トランジスタの構造におい
て、ＬＤＤトランジスタ形成のためのサイドウォール層
を利用し、ゲート／ソース／ドレインの絶縁もこのサイ
ドウォール層で兼ねさせる様にしたものであり、より配
線の平坦化を容易に形成できる様にした。
【０００７】
【作用】本発明は前述のように、従来トランジスタ形成
の為に用いていたサイドウォール層をそのまま利用し、
ソース／ドレイン／ゲート間の絶縁膜として兼ねさせる
ようにしたので、ゲート工程以降のホトリソ工程が全て
セルフアラインで形成でき、工程が簡略化される。ま
た、コンタクト孔形成も簡便になり、コンタクト特性も
良好となる。さらに素子構造の平坦化が容易となり、そ
の後の工程をより容易にする。
の為に用いていたサイドウォール層をそのまま利用し、
ソース／ドレイン／ゲート間の絶縁膜として兼ねさせる
ようにしたので、ゲート工程以降のホトリソ工程が全て
セルフアラインで形成でき、工程が簡略化される。ま
た、コンタクト孔形成も簡便になり、コンタクト特性も
良好となる。さらに素子構造の平坦化が容易となり、そ
の後の工程をより容易にする。
【０００８】
【実施例】図１，図２は本発明の実施例を示す断面図で
あり、以下図１（ａ）〜（ｅ）、図２（ｆ）〜（ｉ）迄
順を追って説明する。
あり、以下図１（ａ）〜（ｅ）、図２（ｆ）〜（ｉ）迄
順を追って説明する。
【０００９】まず半導体基板１上に従来同様チャンネル
ストップ層２を設け、分離酸化膜３を施こす。次いで絶
縁ゲート電界効果トランジスタを形成する部分にゲート
酸化膜４を形成し、次にトランジスタのしきい値を決め
る為のＶT コントロールインプラ５たとえばボロンを打
込み、打込み層（不純物層）６を得る（図１（ａ））。
ストップ層２を設け、分離酸化膜３を施こす。次いで絶
縁ゲート電界効果トランジスタを形成する部分にゲート
酸化膜４を形成し、次にトランジスタのしきい値を決め
る為のＶT コントロールインプラ５たとえばボロンを打
込み、打込み層（不純物層）６を得る（図１（ａ））。
【００１０】次に、ゲート電極にする為の不純物を導入
したポリシリコン層７を形成し、その後薄い酸化膜８を
形成する。さらにその上層にポリシリコン層９を形成
し、ゲート電極となるべき場所に公知のホトリソ技術で
パターニング１０を行なう（図１（ｂ））。パターン１
０をマスクとして公知のＲＩＥ（反応性イオンエッチン
グ）ドライエッチングにてポリシリコン層９／酸化膜８
／ポリシリコン層７を一括エッチングし、その後ソース
／ドレイン層への不純物たとえばリン等をインプラ１１
しイオン打込み層１２を得る。濃度は低濃度とする（図
１（ｃ））。
したポリシリコン層７を形成し、その後薄い酸化膜８を
形成する。さらにその上層にポリシリコン層９を形成
し、ゲート電極となるべき場所に公知のホトリソ技術で
パターニング１０を行なう（図１（ｂ））。パターン１
０をマスクとして公知のＲＩＥ（反応性イオンエッチン
グ）ドライエッチングにてポリシリコン層９／酸化膜８
／ポリシリコン層７を一括エッチングし、その後ソース
／ドレイン層への不純物たとえばリン等をインプラ１１
しイオン打込み層１２を得る。濃度は低濃度とする（図
１（ｃ））。
【００１１】ここから後の図は半導体基板部分１の図示
は省略する。
は省略する。
【００１２】次にＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ
Ｄｒａｉｎ）トランジスタにすべくサイドウォール層
を形成するため、公知のＡＰＣＶＤ技術でたとえばＰＳ
Ｇ層１３を形成する（図１（ｄ））。
Ｄｒａｉｎ）トランジスタにすべくサイドウォール層
を形成するため、公知のＡＰＣＶＤ技術でたとえばＰＳ
Ｇ層１３を形成する（図１（ｄ））。
【００１３】次に全面ドライエッチにてサイドウォール
層１３’を得る。その後インプラ時のチャネリング防止
酸化膜１４’を形成しソース／ドレインの高濃度領域と
すべくイオン打込み１４（たとえば砒素等）を行い、打
込み層１５を得る（図１（ｅ））。
層１３’を得る。その後インプラ時のチャネリング防止
酸化膜１４’を形成しソース／ドレインの高濃度領域と
すべくイオン打込み１４（たとえば砒素等）を行い、打
込み層１５を得る（図１（ｅ））。
【００１４】次にアニール処理を施し、ソース／ドレイ
ン層１２’，１５’（１２’は低濃度、１５’は高濃
度）を活性化させ、ＶT 領域６’をも活性化させる。こ
れで絶縁ゲート、電界効果トランジスタの基本型は完成
した（図２（ｆ））。
ン層１２’，１５’（１２’は低濃度、１５’は高濃
度）を活性化させ、ＶT 領域６’をも活性化させる。こ
れで絶縁ゲート、電界効果トランジスタの基本型は完成
した（図２（ｆ））。
【００１５】次に配線工程に入る。チャネリング防止酸
化膜１４’を除去し次にゲートの９のポリシリコンを公
知のドライエッチングにより除去する。ポリシリコンと
シングルシリコンは選択比は充分とれるためソース／ド
レイン層１５’はエッチングされない様にできる。また
この時薄い酸化膜８もエッチングレートが異なるので、
それがエッチングのストッパーになる。次に酸化膜８を
除去し、電極引き出しの為のポリシリコン層１６を公知
のＬＰＣＶＤ技術で形成する。次にレジスト（有機膜）
１７を厚くコーティングする（平坦になるまで）（図２
（ｇ））。
化膜１４’を除去し次にゲートの９のポリシリコンを公
知のドライエッチングにより除去する。ポリシリコンと
シングルシリコンは選択比は充分とれるためソース／ド
レイン層１５’はエッチングされない様にできる。また
この時薄い酸化膜８もエッチングレートが異なるので、
それがエッチングのストッパーになる。次に酸化膜８を
除去し、電極引き出しの為のポリシリコン層１６を公知
のＬＰＣＶＤ技術で形成する。次にレジスト（有機膜）
１７を厚くコーティングする（平坦になるまで）（図２
（ｇ））。
【００１６】次に全面エッチバックし、埋込みポリシリ
コン層１６’を得る。ドープドポリシリコンでも良いし
ソース／ゲート／ドレイン上それぞれにイオンインプラ
で不純物ドープしランプアニールで活性化させても良
い。
コン層１６’を得る。ドープドポリシリコンでも良いし
ソース／ゲート／ドレイン上それぞれにイオンインプラ
で不純物ドープしランプアニールで活性化させても良
い。
【００１７】次にメタル配線（たとえばＡｌ−Ｓｉ−Ｃ
ｕ）等１８を公知の蒸着装置で形成する。次にレジスト
１９を厚くコーティングし（図２（ｈ））、全面エッチ
バックし配線層１８’を得る（図２（ｉ））。これで平
坦化構造が完成する。
ｕ）等１８を公知の蒸着装置で形成する。次にレジスト
１９を厚くコーティングし（図２（ｈ））、全面エッチ
バックし配線層１８’を得る（図２（ｉ））。これで平
坦化構造が完成する。
【００１８】なお、本実施例ではゲート部をポリシリコ
ン層９／酸化膜８／ポリシリコン層７の３層として、上
側のポリシリコン層９を酸化膜８をストッパーとしてエ
ッチング除去するようにしたが、要はこの部分をエッチ
ングレートの異なる材料で２層以上にすれば、上側の層
を容易にエッチング除去できる。
ン層９／酸化膜８／ポリシリコン層７の３層として、上
側のポリシリコン層９を酸化膜８をストッパーとしてエ
ッチング除去するようにしたが、要はこの部分をエッチ
ングレートの異なる材料で２層以上にすれば、上側の層
を容易にエッチング除去できる。
【００１９】
【発明の効果】以上詳細に説明した様に本発明の製造方
法によれば、従来トランジスタ形成の為に用いていたサ
イドウォール層をそのまま利用し、ソース／ドレイン／
ゲート間の絶縁膜として兼ねさせるようにしたので、ゲ
ート工程以降のホトリソ工程が全てセルフアラインで形
成でき、工程が簡略化される。かつ、コンタクト孔形成
も簡便になり、コンタクト特性も良好となる。さらに素
子構造の平坦化が容易となり、その後の工程をより容易
にする。このため素子の微細化が大幅に期待できる。
法によれば、従来トランジスタ形成の為に用いていたサ
イドウォール層をそのまま利用し、ソース／ドレイン／
ゲート間の絶縁膜として兼ねさせるようにしたので、ゲ
ート工程以降のホトリソ工程が全てセルフアラインで形
成でき、工程が簡略化される。かつ、コンタクト孔形成
も簡便になり、コンタクト特性も良好となる。さらに素
子構造の平坦化が容易となり、その後の工程をより容易
にする。このため素子の微細化が大幅に期待できる。
【図１】本発明の実施例（その１）
【図２】本発明の実施例（その２）
【図３】従来例（その１）
【図４】従来例（その２）
７，９，１６ ポリシリコン層 ８，１４’ 酸化膜 １３ ＰＳＧ層 １３ａ サイドウォール
Claims (1)
- 【請求項１】（ａ）半導体基板上に絶縁ゲート電界効果
トランジスタのゲート電極部の形成として、ゲート絶縁
膜上に第１の導体膜を形成し、その上に少なくとも該第
１の膜とエッチングレートの異なる第２の膜を形成し
て、前記ゲート電極部を形成する工程と、 （ｂ）前記トランジスタのソース、ドレイン部を形成す
る工程と、 （ｃ）該ゲート電極部側部全面にサイドウォールを形成
する工程と、 （ｄ）前記第２の膜を除去する工程と、 （ｅ）その後、導体膜を全面に形成し、その上に有機膜
を上面が平坦になるまで厚く塗布する工程と、 （ｆ）次いで、前記導体膜が前記サイドウォールの上端
より下になり、かつ前記ソース、ドレイン領域上に残る
ようにエッチバックする工程と、 （ｇ）その上に、前記サイドウォールの上端を越えない
ように配線層を形成する工程とを含み、前記サイドウォ
ールをソース、ゲート、ドレイン各領域を絶縁する膜と
しても使用するよう形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22299791A JPH0562993A (ja) | 1991-09-03 | 1991-09-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22299791A JPH0562993A (ja) | 1991-09-03 | 1991-09-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0562993A true JPH0562993A (ja) | 1993-03-12 |
Family
ID=16791200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22299791A Pending JPH0562993A (ja) | 1991-09-03 | 1991-09-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0562993A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773347A (en) * | 1994-03-25 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Method of maufacturing field effect transistor |
-
1991
- 1991-09-03 JP JP22299791A patent/JPH0562993A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773347A (en) * | 1994-03-25 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Method of maufacturing field effect transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990824 |