KR940010564B1 - 전계효과 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

전계효과 트랜지스터 및 그 제조방법
제 1 도는 종래의 MOSFET 구조도.
제 2 도는 본 발명의 MOSFET 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 패드 실리콘산화막 4 : 폴리실리콘 또는 폴리사이드
5 : CVD 실리콘산화막 6 : 마스크
7 : 폴리실리콘 8 : 게이트 실리콘산화막
9 : 게이트 폴리실리콘 10 : 실리콘산화막
11 : 실리콘산화막 12 : 메탈
본 발명은 전계효과 트랜지스터(MOSFET이라 한다) 및 그 제조방법에 관한 것으로, 특히 일반적인 기존 포토공정기술을 사용하면서도 자기정렬 게이트형성공정을 이용하여 0.2μm급 MOSFET를 제조하는 방법 및 그 구조에 관한 것이다.
제 1 도는 이미 공지된 종래의 방식으로 제조된 MOSFET의 구성도이다. 실리콘 기판(1)에 게이트 산화막(85)을 입힌 후 폴리게이트(95)를 형성하게 될 폴리실리콘을 입히고 식각하여 게이트(95)를 형성한다. 그후 이온주입공정으로 소오스/드레인(22)을 형성하고, 이어서 게이트 사이드 월(75)을 형성하고 절연막(실리콘산화막)(77)을 입힌다. 마지막으로 콘택홀을 오픈시킨 후 메탈콘택(79)을 형성한다.
이러한 종래의 MOSFET 제조방법에서는 다음과 같은 문제점이 있다.
첫째, 일반적인 포토 공정으로는 패턴 사이즈가 미세하게 줄어들 때 빛의 간섭 및 회절효과가 커지므로 해상력이 떨어져서 0.5μm이하의 공정이 매우 어려우며, 둘째, 위상반전(Phass Shift) 포토 공정을 사용한다하더라도 자기 정렬 게이트(Self align gate) 공정이 아니므로 오정렬(Miss align)에 의해 MOSFET 소자 특성이 불안해지며, 셋째로 0.2μm급 소자 형성시에도 콘택을 위해서는 소오스/드레인의 면적이 커야한다.
본 발명은 이와같은 문제점을 해결하기 위한 MOSFET 제조방법으로서, 실리콘 기판상에 필드산화막을 형성하여 활성영역을 정의한 다음 패드 산화막, 폴리실리콘 또는 폴리사이드, 실리콘산화막을 순서대로 데포지션하는 단계(a)와, 사진식각공정으로 MOSFET가 형성될 부분에 있는 실리콘산화막, 폴리실리콘 또는 폴리사이드, 패드 산화막을 에치하고, 채널 이온주입을 실시하는 단계(b)와, 폴리실리콘을 데포지션 하는 단계(C)와, 폴리실리콘을 에치백하여, 폴리실리콘 사이드월을 형성하는 단계(d)와, 식각시의 손상을 제거하기 위해 아닐링을 하고, 게이트 산화막을 형성하고, 게이트 폴리실리콘을 데포지션하는 단계(e)와, 게이트 폴리실리콘을 비등방성식각으로 일부만 남겨서 게이트를 형성하고, 게이트 절연을 위한 실리콘산화막을 데포지션하는 단계(f)와, 게이트 절연용 실리콘산화막을 비등방성 식각하여 게이트전극의 상부에만 소정두께로 남기고, 다시 폴리실리콘을 비등방성 식각하여 폴리실리콘 사이드월 상부까지 평평하게 식각하며, 소오스/드레인 이온 주입을 실시하여 소오스/드레인 영역을 형성하는 단계(g)와, 실리콘산화막을 데포지션한 다음 콘택홀을 열고 메탈 배선을 형성하는 단계(h)로 이루어진다.
또 본 발명의 전계효과 트랜지스터는 소오스영역과 드레인영역 사이의 채널영역위에 게이트절연층과, 게이트절연층위에 게이트전극을 가지는데, 소오스 및 드레인영역을 메탈배선과 연결시키는 도전부가, 게이트 전극 측면의 절연층의 좌우에 형성된 폴리실리콘으로 된 도전부와 필드산화막위에 형성된 폴리실리콘 또는 폴리사이드로 된 도전부를 포함하여서 되고, 소오스 및 드레인 영역은, 폴리실리콘으로 된 도전부를 통하여 도핑되며, 게이트전극은 하부에서 상부방향으로 점차 넓어지는 형태로 형성된 것이 특징이다.
본 발명의 실시예를 첨부된 도면 제 2 도를 참조하여 상술하면 다음과 같다.
먼저 제 2a 도와 같이, 실리콘 기판(1)위에 필드산화막을 형성시켜 활성 영역을 정의한 다음, 패드산화막(3), 폴리실리콘 또는 폴리사이드(4), CVD소오스(5)을 순서대로 데포지션하고, 포토레지스 마스크(6)를 형성하여 MOSFET가 형성될 부분을 정의한다.
이어서 제 1b 도와 같이, 비등방성식각(RIE ; Reactive Ion Etching)을 이용하여 트랜지스터형성부 위에 있는 CVD 산화막(5), 폴리실리콘 또는 폴리사이드(4), 패드 산화막(3)을 에치하고, 채널 이온 주입을 수행한다.
계속해서 폴리실리콘(7)을 2000Å 정도 데포지션한다. 이 폴리실리콘(7)은 언도프드폴리실리콘으로 데포지션하여 나중에 이온주입하여 도핑하는 것이 좋다(제 2c 도).
다시 이 폴리실리콘(7)을 RIE하여 폴리실리콘으로 된 사이드월(7A)을 형성한다(제 2d 도).
이어서 사이드월 형성시 입은 실리콘기판의 에치 데미지(Silicon etch damage) 제거를 위해 아닐링(Annealing)을 해주고, 이 때 자라난 실리콘산화막을 제거한다.
그 후 산화공정을 진행하여 게이트 산화막(8)을 형성한다.
이때 폴리실리콘의 사이드월에서도 산화막(81)이 성장하는데, 사이드월에서 형성되는 실리콘산화막(81)의 두께는 실리콘에서 형성되는 실리콘산화막(8)에 비해 3배정도 더 두껍고, 또 이것은 폴리실리콘 사이드월(7A)과 이후 형성될 게이트를 절연시켜 주는 역할을 한다.
만일 이것으로 부족하면 폴리실리콘사이드월 형성 공정 후에 500 A°정도의 얇은 실리콘산화막을 데포지션한 후, RIE하여 실리콘산화막 사이드월을 만들어 준 다음, 상기 공정을 수행하여도 된다.
게이트 산화막 형성공정 후에는 게이트 폴리실리콘(9)을 데포지션한다(제 2e 도).
계속해서 이 게이트폴리실리콘을 RIE하여 게이트폴리실리콘(9)의 일부를 남겨서 게이트(9A)(전극)을 형성하고, 게이트 절연을 위한 실리콘산화막(10)을 데포지션한다(제 2f 도).
다시 상기 게이트 절연용 실리콘산화막(10)을 RIE하고 폴리실리콘을 RIE하여 폴리실리콘 사이드월(7A)의 상부를 평평하게 하여준다.
이때 폴리실리콘과 실리콘산화막과의 에치 비율은 1 : 1로 해준다.
그리고 소오스/드레인 이온 주입을 실시하여 소오스/드레인 영역(25)을 형성한다(제 2g 도). 이때 폴리실리콘 사이드월로 도프되어 전기적으로 도체화한다.
마지막으로 절연물로 사용되는 실리콘산화막(11)을 데포지션한 다음, 콘택홀을 열고 메탈(12)을 데포지션하여 콘택을 형성하고 메탈배선을 형성하여 MOSFET를 완성한다.
이상에서 설명한 방법으로 제조된 MOSFET는 그 단면이 제 2h 도에 도시된 바와 같이, 소오스/드레인 영역과 게이트가 자기정렬 방식으로 형성된다.
이 방법으로 제조된 MOSFET는 게이트의 구조가 종래기술에서의 게이트와는 달리 폴리실리콘 게이트측면 실리콘산화막이 산화공정으로 형성되므로 매우 얇게 형성되어 있다.
그리고, 게이트 산화막상의 폴리실리콘 게이트 위에는 폴리실리콘 게이트의 폭보다 점차 넓어지는 폭을 가진 게이트산화막이 놓이고, 상기 폴리실리콘 게이트 및 게이트산화막 측면에는 열산화막 및 폴리실리콘이 위치하고, 그 주위에는 실리콘산화막과 폴리실리콘 또는 폴리사이드의 적층구조가 배치되며, 상기 게이트 측면의 열산화막 및 폴리실리콘 하부에는 소오스/드레인 영역이 형성되며, 상기 적층구조의 하부에는 필드산화막, 상부에는 메탈이 위치하도록 구성된다.
이와같이 본 발명의 MOSFET 구조와 방법을 사용하므로 다음과 같은 효과를 얻을 수 있다.
첫째, 일반적인 포토 공정을 사용하여 0.2μm급 MOSFET 제조가 가능하고, 둘째, 실제의 액티브 영역 길이가 1μm 정도로 MOSFET 제조가 가능하다. 셋째, 폴리실리콘 위에 소오스/드레인 이온 주입을 하므로 셀로우졍션(Shallow Junction) 형성시에 유리하며, 넷째, 자기정렬된 게이트 공정을 사용하므로 0.2μm급 게이트의 포토 및 에치 공정이 간단하다. 다섯째로, 산화물 사이드월 및 폴리실리콘 산화막으로 게이트와 소오스/드레인을 절연시키므로 최소의 산화막 두께로 절연이 가능해진다.

Claims (3)

  1. MOSFET 제조방법에 있어서, 실리콘 기판상에 필드산화막을 형성하여 활성영역을 정의한 다음, 패드 산화막, 폴리실리콘 또는 폴리사이드, 실리콘산화막을 순서대로 데포지션하는 단계(a)와, 사진식각공정으로 MOSFET가 형성될 부분에 있는 실리콘산화막, 폴리실리콘 또는 폴리사이드, 패드 산화막을 에치하고, 채널 이온주입을 실시하는 단계(b)와, 폴리실리콘을 데포지션 하는 단계(c)와, 상기 폴리실리콘을 에치백하여, 폴리실리콘 사이드월을 형성하는 단계(d)와, 식각시의 손상을 제거하기 위해 아닐링을 하고, 게이트 산화막을 형성하고, 게이트 폴리실리콘을 데포지션하는 단계(e)와, 게이트 폴리실리콘을 비등방성식각으로 일부만 남겨서 게이트를 형성하고, 게이트 절연을 위한 실리콘산화막을 데포지션하는 단계(f)와, 상기 게이트 절연용 실리콘산화막을 비등방성식각하여 게이트전극의 상부에만 소정두께로 남기고, 다시 폴리실리콘을 비등방성식각하여 폴리실리콘 사이드월 상부까지 평평하게 식각하며, 소오스/드레인 이온 주입을 실시하여 소오스/드레인 영역을 형성하는 단계(g)와, 실리콘산화막을 데포지션한 다음 콘택홀을 열고 메탈 배선을 형성하는 단계(h)로 이루어지는 MOSFET 제조방법.
  2. 제 1 항에 있어서, 실리콘산화막과 폴리실리콘을 에치할 때 그 에치 비율은 1 : 1로 하는 것을 특징으로 하는 MOSFET 제조방법.
  3. 실리콘산화막영역과 드레인영역사이의 채널영역위에 게이트절연층과, 게이트절연층위에 형성된 게이트전극을 가지는 전계효과 트랜지스터에 있어서, 상기 소오스 및 드레인 영역을 메탈배선과 연결시키는 도전부가, 게이트전극 측면의 절연층의 좌우에 형성된 폴리실리콘으로 된 도전부와 필드산화막 위에 형성된 폴리실리콘 또는 폴리사이드로 된 도전부를 포함하여서 되고, 상기 소오스 및 드레인 영역은 상기 폴리실리콘으로 된 도전부를 통하여 도핑되며, 상기 게이트전극은 하부에서 상부방향으로 점차 넓어지는 형태로 형성된 것이 특징인 전계효과 트랜지스터.
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