JPH08274283A - 不揮発性メモリ素子及びその製造方法 - Google Patents

不揮発性メモリ素子及びその製造方法

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JPH08274283A
JPH08274283A JP8060563A JP6056396A JPH08274283A JP H08274283 A JPH08274283 A JP H08274283A JP 8060563 A JP8060563 A JP 8060563A JP 6056396 A JP6056396 A JP 6056396A JP H08274283 A JPH08274283 A JP H08274283A
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Keon-Soo Kim
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Abstract

(57)【要約】 【課題】 不揮発性メモリ素子及びその製造方法を提供
する。 【解決手段】 メモリセル領域に配置されて第１導電層
よりなる浮遊ゲ−トゲ−ト電極、浮遊ゲ−ト電極上に形
成された絶縁膜４４ａ及び絶縁膜上に形成された第２導
電層よりなる制御ゲ−ト電極を備えるメモリセルのゲ−
ト電極４６ｄと、メモリセル領域を取り囲む周辺回路領
域に配置されて第２導電層で形成されたゲ−ト電極４６
ｄと、メモリセル領域と周辺回路領域との境界領域及び
／又は前記周辺回路領域に配置されて第１導電層よりな
る抵抗素子と、抵抗素子の一表面上に形成された絶縁膜
４４ｂと、絶縁膜上に形成された第２導電層よりなるキ
ャッピング層４６ｃとを含むことにより、ストリンガの
発生を防止するので素子の誤動作を防止しうる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子及
びその製造方法に係り、特に不揮発性メモリ素子及びそ
の製造方法に関する。
【０００２】
【従来の技術】二層多結晶シリコン工程を用いて浮遊ゲ
−トを備えた不揮発性メモリセル及びそのセルを駆動す
る抵抗素子を含む不揮発性メモリ素子を製造する方法に
ついて、米国特許第４，３６７，５８０号（発明者； D
aniel C. Guterman, Houston,Tex, 出願人；Texas Ins
truments Incorporated, Dallas, Tex, 出願番号；１
３２，７０２）に記載されている。
【０００３】図１及び図２は従来の方法による不揮発性
メモリ素子の抵抗を製造する方法を説明するために示し
た断面図である。半導体基板１０に素子のアクチブ領域
を限定する素子分離膜１２を形成した後、半導体基板１
０と浮遊ゲ−ト１６を絶縁するためのシリコン酸化膜１
４を形成する。シリコン酸化膜１４を有する結果物上に
第１多結晶シリコンを堆積し、抵抗調節のための不純物
をド−ピングする。引き続き、第１多結晶シリコンをパ
タニングすることにより周辺回路領域及び境界領域には
抵抗素子１８を形成し、メモリセル領域には浮遊ゲ−ト
１６を形成する（図１）。
【０００４】浮遊ゲ−ト１６と抵抗素子１８を有する結
果物上に第１多結晶シリコンと第２多結晶シリコンを絶
縁させるための層間絶縁膜２０を塗布した後、第２多結
晶シリコンを堆積する。次いで、第２多結晶シリコン及
び層間絶縁膜を食刻して抵抗素子１８を覆うキャッピン
グ層２４（Capping layer ）とメモリセルを構成する制
御ゲ−ト２２を形成する（図２）。
【０００５】前記図２においてＡ領域は抵抗を他の素子
と連結させるための接触領域である。前述した方法でキ
ャッピング層を形成する場合、パタニングされた第１多
結晶シリコン（即ち、抵抗素子１８）の側壁に残留異物
がストリンガＳを形成することにより素子の誤動作を誘
発する。
【０００６】第２多結晶シリコンを異方性食刻すると
き、抵抗素子１８上に堆積されている第２多結晶シリコ
ンが完全にパタニングされる間、抵抗素子１８の側壁に
堆積されている第２多結晶シリコンが完全に取り除かれ
なくなる可能性が多い。また、第１多結晶シリコンを周
辺回路のゲ−ト電極として使用する場合（図示せず）、
周辺回路のゲ−ト電極の側壁にストリンガが存在して素
子の誤動作を誘発させる。
【０００７】
【発明が解決しようとする課題】本発明の目的は素子の
誤動作を防止する不揮発性メモリ素子を提供することに
ある。本発明の他の目的は前記不揮発性メモリ素子を形
成するにおいて最適の製造方法を提供するにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
の本発明による不揮発性メモリ素子は、メモリセル領域
に配置されて第１導電層よりなる浮遊ゲ−トゲ−ト電
極、前記浮遊ゲ−ト電極上に形成された絶縁膜及び前記
絶縁膜上に形成された第２導電層よりなる制御ゲ−ト電
極を備えるメモリセルのゲ−ト電極と、前記メモリセル
領域を取り囲む周辺回路領域に配置されて第２導電層で
形成されたゲ−ト電極と、前記メモリセル領域と周辺回
路領域との境界領域及び／又は前記周辺回路領域に配置
されて第１導電層よりなる抵抗素子と、前記抵抗素子の
一表面上に形成された絶縁膜と、前記絶縁膜上に形成さ
れた第２導電層よりなるキャッピング層とを含むことを
特徴とする。
【０００９】本発明による不揮発性メモリ素子におい
て、前記第１及び第２導電層は多結晶シリコンであるこ
とが望ましい。前記他の目的を達成するための本発明に
よる不揮発性メモリ素子の製造方法は、半導体基板上に
第１導電層を形成する段階と、前記第１導電層をパタニ
ングしてメモリセル領域に浮遊ゲ−トパタ−ンを形成
し、前記メモリセル領域を取り囲む周辺回路領域及び／
又は前記メモリセル領域と周辺回路領域との境界領域に
抵抗パタ−ンを形成する段階と、前記浮遊ゲ−トパタ−
ン及び抵抗パタ−ン上に絶縁膜を形成する段階と、前記
周辺回路領域にゲ−ト絶縁膜を形成する段階と、前記ゲ
−ト絶縁膜が形成されている結果物の全面に第２導電層
を形成する段階と、前記第２導電層、絶縁膜及び第１導
電層を食刻することにより前記メモリセル領域には不揮
発性メモリ素子のゲ−ト電極を、前記周辺回路領域及び
／又は境界領域には抵抗素子を形成する段階と、前記抵
抗素子の上部及び周辺回路領域に形成されている前記第
２導電層をパタニングして前記抵抗素子の表面を部分的
に露出させるキャッピング層及び周辺回路領域のゲ−ト
電極を形成する段階とを含むことを特徴とする。
【００１０】前記他の目的を達成するための本発明によ
る不揮発性メモリ素子の製造方法は、半導体基板上に第
１導電層を形成する段階と、前記第１導電層をパタニン
グしてメモリセル領域には浮遊ゲ−トパタ−ンを、前記
メモリセル領域を取り囲む周辺回路領域及び／又は前記
メモリセル領域と周辺回路領域との境界領域には抵抗パ
タ−ンを形成する段階と、前記浮遊ゲ−トパタ−ン及び
抵抗パタ−ン上に絶縁膜を形成する段階と、前記絶縁膜
が形成されている結果物上に第２導電層を形成する段階
と、前記第２導電層、絶縁膜及び第１導電層を同時に食
刻してメモリセル領域には不揮発性メモリ素子のゲ−ト
電極を、前記周辺回路領域及び／又は境界領域には抵抗
素子を形成する段階と、前記抵抗素子上に形成されてい
る第２導電層をパタニングして抵抗素子の表面を部分的
に露出させるキャッピング層を形成する段階とを含むこ
とを特徴とする。
【００１１】本発明による不揮発性メモリ素子の製造方
法において、前記第１及び第２導電層は多結晶シリコン
層で形成することが望ましい。
【００１２】
【発明の実施の形態】以下、添付した図面に基づき本発
明をさらに詳細に説明する。多結晶シリコンに不純物を
ド−ピングして抵抗素子を形成する場合、所望の抵抗値
を素子製造工程が完了されるまで一定に保つためには、
抵抗素子の上部に他の素子からの不純物拡散を防止する
キャッピング層を形成することが望ましい。
【００１３】本発明は抵抗素子上にキャッピング層を形
成する場合に発生する従来の問題点を解決するためのも
のである。装置 図３を参照すれば、不揮発性メモリ素子はメモリセル領
域、前記メモリセル領域を取り囲む周辺回路領域及び前
記メモリセル領域と周辺回路領域との境界領域に分けて
示されている。
【００１４】図面符号３６ａは浮遊ゲ−ト、４４ａ及び
４４ｂは絶縁膜、４６ａは制御ゲ−ト、４６ｃはキャッ
ピング層、４６ｄは周辺回路のゲ−ト電極、そして３８
ａは抵抗素子をそれぞれ示す。メモリセル領域には、ソ
−ス／ドレイン５２及び第１導電層よりなる浮遊ゲ−ト
３６ａ、前記浮遊ゲ−ト上に形成された絶縁膜４４ａ及
び前記絶縁膜４４ａ上に形成された第２導電層よりなる
制御ゲ−ト４６ａを備えるゲ−ト電極より構成された不
揮発性メモリセルが形成されている。セル電極６０はソ
−ス／ドレイン５２と連結されている。
【００１５】境界領域には、素子分離膜３２上に形成さ
れて第１導電層よりなる抵抗素子３８ａ及び前記抵抗素
子の一表面を露出させる形態に前記抵抗素子上に積層さ
れた絶縁膜４４ｂ及びキャッピング層４６ｃが形成され
ている。抵抗電極６２は接触領域（Ａで表示）を通して
前記抵抗素子と連結されている。周辺回路領域には、第
１導電層よりなるゲ−ト電極４６ｄ、ゲ−ト絶縁膜４５
及びソ−ス／ドレイン５４より構成されたトランジスタ
が形成されている。周辺回路電極６４はトランジスタの
ソ−ス／ドレイン５４と連結されている。
【００１６】本発明によれば、抵抗素子の側壁にストリ
ンガが形成されていない。かつ、周辺回路トランジスタ
のゲ−ト電極の側壁にもストリンガが形成されていな
い。製造方法
【００１７】
【第１実施例】図４乃至図９は本発明の一実施例による
不揮発性メモリ素子の製造方法を説明するための断面図
である。図４は浮遊ゲ−トパタ−ン３６及び抵抗パタ−
ン３８を形成する工程を示したものである。この工程
は、ｐ型の半導体基板３０に素子のアクチブ領域を限定
する素子分離膜３２を形成する第１段階と、浮遊ゲ−ト
（図示せず）を半導体基板３０と絶縁させるためのシリ
コン酸化膜３４を形成する第２段階、結果物の基板の全
面に第１導電層（図示せず、以後の段階で浮遊ゲ−トパ
タ−ン３６及び抵抗パタ−ン３８となる）を形成した
後、不純物を注入する第３段階と、前記第１導電層をパ
タニングしてメモリセル領域には浮遊ゲ−トパタ−ン３
６を形成し、その他の領域（即ち、周辺回路領域及び／
又は境界領域）には抵抗パタ−ン３８を形成する第４段
階とよりなる。
【００１８】前記シリコン酸化膜３４は、例えば１００
Å程度の厚さで熱酸化工程を通じて形成する。前記第１
導電層は、例えば１５００Å程度の厚さで形成する。結
果物の基板の全面に第１導電層を形成した後に不純物を
注入する第３段階は、例えばＰＯＣｌ3 のような不純物
を５０Ω／□程度の面抵抗を有するように前記第１導電
層に拡散させる。抵抗素子の抵抗値は前記第３段階で注
入される不純物の拡散量により決められる。
【００１９】図５は絶縁膜４４を形成する工程を示した
ものである。この工程は浮遊ゲ−トパタ−ン３６及び抵
抗パタ−ン３８が形成されている結果物の全面に、第１
酸化膜／シリコン窒化膜／第２酸化膜（ＯＮＯ）を積層
する第１段階及び周辺回路領域に積層された前記膜を取
り除くことにより絶縁膜４４を形成する第２段階とより
なる。
【００２０】前記絶縁膜４４は第１導電層と第２導電層
（図示せず）の絶縁のために形成する。前記第１酸化膜
は、例えば９５０℃の乾式熱酸化工程を用いて１３０Å
程度の厚さで蒸着する。前記シリコン窒化膜は、例えば
１５０Å程度の厚さで蒸着する。前記第２酸化膜は、例
えば１０００℃の湿式熱酸化工程を用いて５０Å程度の
厚さで形成する。
【００２１】図６はゲ−ト絶縁膜４５及び第２導電層４
６を形成する工程を示す。この工程は、周辺回路領域の
半導体基板上にゲ−ト絶縁膜４５を形成する第１段階及
び第１段階から得られた結果物の全面に第２導電層を形
成する第２段階とよりなる。前記ゲ−ト絶縁膜４５は熱
酸化工程により、例えば２００Å程度の厚さで形成す
る。前記第２導電層４６は、多結晶シリコンを１５００
Åの厚さで堆積して形成する。
【００２２】前記第２導電層を堆積した後、第２導電層
の抵抗を低めるため、例えばＰＯＣｌ3 のような不純物
を５０Ω／□程度の面抵抗を有するように拡散させる。
その後、第２抵抗の抵抗をさらに低めるため、例えばタ
ングステンシリサイドのようなシリサイド層を１５００
Åの厚さで堆積する。図７は不揮発性メモリ素子のゲ−
ト及び抵抗素子３８ａを形成する工程を示す。この工程
は、第２導電層上に感光膜を塗布／現像してメモリセル
領域には制御ゲ−ト形成のための感光膜パタ−ン４８ａ
を、境界領域には抵抗素子形成のための感光膜パタ−ン
４８ｂを、そして周辺回路領域には全領域を覆う感光膜
パタ−ン４８ｃを形成する第１段階と、前記感光膜パタ
−ンを食刻マスクとし、前記第２導電層、絶縁膜及び第
１導電層を食刻対象物とする異方性食刻工程を行いメモ
リセル領域には浮遊ゲ−ト３６ａ、絶縁膜４４ａ及び制
御ゲ−ト４６ａより構成された不揮発性メモリ素子のゲ
−トを形成し、境界領域には抵抗素子３８ａを形成する
第２段階とよりなる。この際、前記抵抗素子は絶縁膜４
４ｂ及びキャッピング層パタ−ン４６ｂにより覆われて
いる。
【００２３】図８はキャッピング層４６ｃ及び周辺回路
領域のゲ−ト電極４６ｄを形成する工程を示す。この工
程は、前記図７に形成された感光膜パタ−ンを取り除く
第１段階と、結果物の基板の全面に感光膜を再塗布／現
像してメモリセル領域には全領域を覆う感光膜パタ−ン
５０ａを、境界領域には抵抗素子を他の素子と連結させ
るための接触領域“Ａ”を露出させるための感光膜パタ
−ン５０ｂを、そして周辺回路領域にはゲ−ト電極を形
成するための感光膜パタ−ン５０ｃを形成する第２段階
と、前記感光膜パタ−ンを食刻マスクとし、前記第２導
電層を食刻対象物とする食刻工程を行い境界領域にはキ
ャッピング層４６ｃを形成し、周辺回路にはゲ−ト電極
４６ｄを形成する第３段階とよりなる。
【００２４】前記接触領域“Ａ”は以後に行われる工程
により他の素子と連結するための領域である。この際、
接触領域“Ａ”を露出させるキャッピング層４６ｃを形
成する前記食刻工程時、従来とは異なり抵抗素子３８ａ
の側壁にストリンガが発生しない。これは抵抗素子の側
面に形成されている第２導電層を図７の第２段階の食刻
により取り除いたからである。
【００２５】また、ゲ−ト電極を第１導電層で形成した
従来の方法とは異なり、本発明では前記ゲ−ト電極を第
２導電層で形成するので、ゲ−ト電極４６ｄの側壁にも
ストリンガが発生しない。図９はセル電極６０、抵抗電
極６２及び周辺回路電極６４を形成する工程を示す。こ
の工程は、前記図８の工程を行った結果物の全面に不純
物をド−ピングしてメモリセル領域には不揮発性メモリ
セルのソ−ス／ドレイン５２を形成し、周辺回路領域に
はトランジスタのソ−ス／ドレイン５４を形成する第１
段階と、結果物の基板の全面に絶縁物質を塗布して層間
絶縁層５６を形成する第２段階と、前記層間絶縁層５６
を部分的に食刻してメモリセル領域には不揮発性メモリ
セルのソ−ス／ドレイン５２を露出させるコンタクトホ
−ル１を、境界領域には接触領域“Ａ”を露出させるコ
ンタクトホ−ル３を、そして周辺回路領域にはトランジ
スタのソ−ス／ドレイン５４を露出させるコンタクトホ
−ル５を形成する第３段階と、結果物の全面に導電物質
を蒸着／パタニングしてメモリセル領域にはセル電極６
０を形成し、境界領域には抵抗電極６２を形成し、周辺
回路領域には周辺回路電極６４を形成する第４段階とよ
りなる。
【００２６】前記層間絶縁層５６は、ボロン−燐シリケ
−トグラス（ＢＰＳＧ）のような絶縁物質を例えば６０
００Å程度の厚さで堆積する工程及び堆積された絶縁物
質を９００℃の窒素雰囲気で３０分間の熱処理により平
坦化させる工程で形成する。前述した第１実施例では抵
抗素子が境界領域に形成されると説明したが、境界領域
の他の領域に前記抵抗が形成されても本発明の技術的な
思想を逸脱しないことは明白である。
【００２７】
【第２実施例】図１０乃至図１２は本発明の他の実施例
による不揮発性メモリ素子の製造方法を説明するための
断面図であり、第１実施例で説明した図面符号と同一な
符号は同一な部分を意味する。本実施例は前記第１実施
例とは異なり、周辺回路領域にトランジスタを形成する
工程を省くものである。
【００２８】メモリセル領域には第１導電層よりなる浮
遊ゲ−トパタ−ン３６を形成し、その他の領域には第１
導電層よりなる抵抗パタ−ン３９を形成した後、前記浮
遊ゲ−トパタ−ン３６と抵抗パタ−ン３８を有する結果
物の全面に絶縁膜４４を形成する（図１０）。次いで、
前記絶縁膜４４上に第２導電層を堆積した後、前記第２
導電層、絶縁膜及び第１導電層を食刻対象物とする食刻
工程を行い、メモリセル領域には不揮発性メモリ素子の
ゲ−ト１００を形成し、その他の領域には抵抗素子３９
ａを形成する（図１１）。
【００２９】その後、抵抗素子３９ａ上に積層されてい
る絶縁膜及び第２導電層を部分的に食刻して前記接触領
域“Ａ”を露出させるキャッピング層４６ｆを形成する
（図１２）。
【００３０】
【発明の効果】本発明によれば、第１導電層及び第２導
電層が積層された不揮発性メモリ素子のゲ−トと第１導
電層で形成された抵抗素子をストリンガを発生せずに形
成することができるので素子の誤動作を防止する。本発
明は前記の実施例に限らず、多くの変形が本発明の技術
的な思想内において当分野で通常の知識を持つ者により
可能なのは明白である。
【図面の簡単な説明】
【図１】従来の方法による不揮発性メモリ素子の抵抗を
製造する方法を説明する断面図である。
【図２】従来の方法による不揮発性メモリ素子の抵抗を
製造する方法を説明する断面図である。
【図３】本発明により製造されたた不揮発性メモリ素子
を示した断面図である。
【図４】本発明の一実施例による不揮発性メモリ素子の
製造方法を説明するための断面図である。
【図５】本発明の一実施例による不揮発性メモリ素子の
製造方法を説明するための断面図である。
【図６】本発明の一実施例による不揮発性メモリ素子の
製造方法を説明するための断面図である。
【図７】本発明の一実施例による不揮発性メモリ素子の
製造方法を説明するための断面図である。
【図８】本発明の一実施例による不揮発性メモリ素子の
製造方法を説明するための断面図である。
【図９】本発明の一実施例による不揮発性メモリ素子の
製造方法を説明するための断面図である。
【図１０】本発明の他の実施例による不揮発性メモリ素
子の製造方法を説明するための断面図である。
【図１１】本発明の他の実施例による不揮発性メモリ素
子の製造方法を説明するための断面図である。
【図１２】本発明の他の実施例による不揮発性メモリ素
子の製造方法を説明するための断面図である。
【符号の説明】
３０ 半導体基板 ３２ 素子分離膜 ３４ シリコン酸化膜 ３６ａ 浮遊ゲート ３８ 抵抗パターン ４４ａ 絶縁膜 ４４ｂ 絶縁膜 ４５ ゲート絶縁膜 ４６ａ 制御ゲート ４６ｃ キャッピング層 ４６ｄ ゲート電極 ５０ 感光膜パターン

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 メモリセル領域に配置されて第１導電層
    よりなる浮遊ゲ−トゲ−ト電極、前記浮遊ゲ−ト電極上
    に形成された絶縁膜及び前記絶縁膜上に形成された第２
    導電層よりなる制御ゲ−ト電極を備えるメモリセルのゲ
    −ト電極と、 前記メモリセル領域を取り囲む周辺回路領域に配置され
    て第２導電層で形成されたゲ−ト電極と、 前記メモリセル領域と周辺回路領域との境界領域及び／
    又は前記周辺回路領域に配置されて第１導電層よりなる
    抵抗素子と、 前記抵抗素子の一表面上に形成された絶縁膜と、 前記絶縁膜上に形成された第２導電層よりなるキャッピ
    ング層とを含むことを特徴とする不揮発性メモリ素子。
  2. 【請求項２】 前記第１及び第２導電層は多結晶シリコ
    ンであることを特徴とする請求項１に記載の不揮発性メ
    モリ素子。
  3. 【請求項３】 半導体基板上に第１導電層を形成する段
    階と、 前記第１導電層をパタニングしてメモリセル領域に浮遊
    ゲ−トパタ−ンを形成し、前記メモリセル領域を取り囲
    む周辺回路領域及び／又は前記メモリセル領域と周辺回
    路領域との境界領域に抵抗パタ−ンを形成する段階と、 前記浮遊ゲ−トパタ−ン及び抵抗パタ−ン上に絶縁膜を
    形成する段階と、 前記周辺回路領域にゲ−ト絶縁膜を形成する段階と、 前記ゲ−ト絶縁膜が形成されている結果物の全面に第２
    導電層を形成する段階と、 前記第２導電層、絶縁膜及び第１導電層を食刻すること
    により前記メモリセル領域には不揮発性メモリ素子のゲ
    −ト電極を、前記周辺回路領域及び／又は境界領域には
    抵抗素子を形成する段階と、 前記抵抗素子の上部及び周辺回路領域に形成されている
    前記第２導電層をパタニングして前記抵抗素子の表面を
    部分的に露出させるキャッピング層及び周辺回路領域の
    ゲ−ト電極を形成する段階とを含むことを特徴とする不
    揮発性メモリ素子の製造方法。
  4. 【請求項４】 半導体基板上に第１導電層を形成する段
    階と、 前記第１導電層をパタニングしてメモリセル領域には浮
    遊ゲ−トパタ−ンを、前記メモリセル領域を取り囲む周
    辺回路領域及び／又は前記メモリセル領域と周辺回路領
    域との境界領域には抵抗パタ−ンを形成する段階と、 前記浮遊ゲ−トパタ−ン及び抵抗パタ−ン上に絶縁膜を
    形成する段階と、 前記絶縁膜が形成されている結果物上に第２導電層を形
    成する段階と、 前記第２導電層、絶縁膜及び第１導電層を同時に食刻し
    てメモリセル領域には不揮発性メモリ素子のゲ−ト電極
    を、前記周辺回路領域及び／又は境界領域には抵抗素子
    を形成する段階と、 前記抵抗素子上に形成されている第２導電層をパタニン
    グして抵抗素子の表面を部分的に露出させるキャッピン
    グ層を形成する段階とを含むことを特徴とする不揮発性
    メモリ素子の製造方法。
  5. 【請求項５】 前記第１及び第２導電層は多結晶シリコ
    ン層で形成することを特徴とする請求項４に記載の不揮
    発性メモリ素子の製造方法。
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