JP2867555B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2867555B2 JP2867555B2 JP4768390A JP4768390A JP2867555B2 JP 2867555 B2 JP2867555 B2 JP 2867555B2 JP 4768390 A JP4768390 A JP 4768390A JP 4768390 A JP4768390 A JP 4768390A JP 2867555 B2 JP2867555 B2 JP 2867555B2
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- gate electrode
- insulating film
- forming
- polycrystalline silicon
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にMOS型半
導体装置のゲート電極に自己整合的なコンタクト孔の形
成方法に関する。
導体装置のゲート電極に自己整合的なコンタクト孔の形
成方法に関する。
ゲート電極に自己整合的なコンタクト孔の形成方法に
関する従来技術の代表例を、縦断面図第３図（ａ）〜
（ｅ）を用いて説明する。
関する従来技術の代表例を、縦断面図第３図（ａ）〜
（ｅ）を用いて説明する。
まず、第３図（ａ）に示すように、Ｐ型半導体基板１
の一主表面上に、ゲート絶縁膜２を介してＮ型のゲート
電極用多結晶シリコン膜３が堆積され、ゲート電極用多
結晶シリコン膜３の上面には第１の絶縁膜４が堆積され
る。
の一主表面上に、ゲート絶縁膜２を介してＮ型のゲート
電極用多結晶シリコン膜３が堆積され、ゲート電極用多
結晶シリコン膜３の上面には第１の絶縁膜４が堆積され
る。
次に、第３図（ｂ）に示すように、第１の絶縁膜４お
よびゲート電極用多結晶シリコン膜３を同時にパターン
ニングしてゲート電極６を形成し、ゲート電極６をマス
クにしたイオン注入によりＮ型不純物拡散層７を形成す
る。
よびゲート電極用多結晶シリコン膜３を同時にパターン
ニングしてゲート電極６を形成し、ゲート電極６をマス
クにしたイオン注入によりＮ型不純物拡散層７を形成す
る。
次に、第３図（ｃ）に示すように、全面に第２の絶縁
膜８を堆積する。
膜８を堆積する。
続いて、第３図（ｄ）に示すように、隣接する２個の
ゲート電極６上の第２の絶縁膜８の上面に、コンタクト
孔の開口用のフォトレジスト９のパターンの縁端が乗る
ようにフォトレジスト９を形成し、これをマスクにRIE
（反応性イオンエッチング）法によりコンタクト孔15を
開口し、同時にコンタクト孔の側面に第２の絶縁膜８か
らなる側壁絶縁膜11を形成する。
ゲート電極６上の第２の絶縁膜８の上面に、コンタクト
孔の開口用のフォトレジスト９のパターンの縁端が乗る
ようにフォトレジスト９を形成し、これをマスクにRIE
（反応性イオンエッチング）法によりコンタクト孔15を
開口し、同時にコンタクト孔の側面に第２の絶縁膜８か
らなる側壁絶縁膜11を形成する。
次に、第３図（ｅ）に示すように、フォトレジスト９
を除去した後、２個のゲート電極６に挟まれたコンタク
ト孔を介してＮ型不純物拡散層７に接続されるアルミ配
線14を形成する。
を除去した後、２個のゲート電極６に挟まれたコンタク
ト孔を介してＮ型不純物拡散層７に接続されるアルミ配
線14を形成する。
隣接したゲート電極の間に自己整合的にコンタクト孔
を形成する従来の方法を上述したが、従来の方法では、
隣接したゲート電極の間隔が狭くなるに従い、コンタク
ト孔の底面の長さとコンタクト孔の深さとの比を表わす
アスペクト比が大きくなり、アルミ配線を形成する際
に、コンタクト孔の部分でのアルミ配線の段差被覆性が
悪くなり、断線に致るという欠点がある。
を形成する従来の方法を上述したが、従来の方法では、
隣接したゲート電極の間隔が狭くなるに従い、コンタク
ト孔の底面の長さとコンタクト孔の深さとの比を表わす
アスペクト比が大きくなり、アルミ配線を形成する際
に、コンタクト孔の部分でのアルミ配線の段差被覆性が
悪くなり、断線に致るという欠点がある。
上述の従来例は、１層構造のゲート電極の例である
が、不揮発性半導体記憶素子のように２層構造のゲート
電極を有する場合、この傾向は特に顕著になる。
が、不揮発性半導体記憶素子のように２層構造のゲート
電極を有する場合、この傾向は特に顕著になる。
本発明のMOS型半導体装置のゲート電極に自己整合的
なコンタクト孔の形成方法は、半導体基板の主面上にゲ
ート絶縁膜を介して、上面に自己整合的に第１の絶縁
膜，第１の多結晶シリコン膜が形成されたゲート電極を
形成し、これをマスクに不純物拡散層を形成し、層間絶
縁膜を平坦に堆積してからゲート電極の上部の多結晶シ
リコン膜が露呈するまで層間絶縁膜に対してエッチバッ
クを行ない、続いて、隣接するゲート電極間のコンタク
ト孔形成領域に存在する層間絶縁膜を選択的にエッチン
グ除去してゲート電極に自己整合的なコンタクト孔を開
口し、第２の絶縁膜を全面に堆積した後反応性イオンエ
ッチングによりコンタクト孔の側面に第２の絶縁膜から
なる側壁絶縁膜を形成し、第２の多結晶シリコン膜を堆
積し、第２および第１の多結晶シリコン膜をエッチバッ
クしてコンタクト孔の埋設部分のみに第２の多結晶シリ
コン膜を残留させる工程を有している。
なコンタクト孔の形成方法は、半導体基板の主面上にゲ
ート絶縁膜を介して、上面に自己整合的に第１の絶縁
膜，第１の多結晶シリコン膜が形成されたゲート電極を
形成し、これをマスクに不純物拡散層を形成し、層間絶
縁膜を平坦に堆積してからゲート電極の上部の多結晶シ
リコン膜が露呈するまで層間絶縁膜に対してエッチバッ
クを行ない、続いて、隣接するゲート電極間のコンタク
ト孔形成領域に存在する層間絶縁膜を選択的にエッチン
グ除去してゲート電極に自己整合的なコンタクト孔を開
口し、第２の絶縁膜を全面に堆積した後反応性イオンエ
ッチングによりコンタクト孔の側面に第２の絶縁膜から
なる側壁絶縁膜を形成し、第２の多結晶シリコン膜を堆
積し、第２および第１の多結晶シリコン膜をエッチバッ
クしてコンタクト孔の埋設部分のみに第２の多結晶シリ
コン膜を残留させる工程を有している。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｊ）は本発明の第１の実施例の縦断
面図である。
面図である。
まず、第１図（ａ）に示すように、Ｐ型半導体基板１
の一主表面上に、ゲート絶縁膜２を介してＮ型のゲート
電極用多結晶シリコン膜３が堆積され、ゲート電極用多
結晶シリコン膜３の上面には第１の絶縁膜４が堆積さ
れ、第１の絶縁膜４の上面には第１の多結晶シリコン膜
５が堆積される。
の一主表面上に、ゲート絶縁膜２を介してＮ型のゲート
電極用多結晶シリコン膜３が堆積され、ゲート電極用多
結晶シリコン膜３の上面には第１の絶縁膜４が堆積さ
れ、第１の絶縁膜４の上面には第１の多結晶シリコン膜
５が堆積される。
次に、第１図（ｂ）に示すように、第１の多結晶シリ
コン膜5,第１の絶縁膜４およびゲート電極用多結晶シリ
コン膜３を同時にパターンニングしてゲート電極６を形
成し、ゲート電極６をマスクにしたイオン注入によりＮ
型不純物拡散層７を形成する。
コン膜5,第１の絶縁膜４およびゲート電極用多結晶シリ
コン膜３を同時にパターンニングしてゲート電極６を形
成し、ゲート電極６をマスクにしたイオン注入によりＮ
型不純物拡散層７を形成する。
次に、第１図（ｃ）に示すように、全面に層間絶縁膜
8aを堆積し、熱処理によりその上表面を平坦にする。
8aを堆積し、熱処理によりその上表面を平坦にする。
続いて、第１図（ｄ）に示すように、第１の多結晶シ
リコン膜５が露呈するまで層間絶縁膜8aをエッチバック
する。
リコン膜５が露呈するまで層間絶縁膜8aをエッチバック
する。
次に、第１図（ｅ）に示すように、隣接する２個のゲ
ート電極６上の第１の多結晶シリコン膜５の上面に、コ
ンタクト孔の開口用のフォトレジスト９のパターンの縁
端が乗るようにフォトレジスト９を形成し、これをマス
クに層間絶縁膜8aのエッチングを行ない、コンタクト孔
15を開口する。
ート電極６上の第１の多結晶シリコン膜５の上面に、コ
ンタクト孔の開口用のフォトレジスト９のパターンの縁
端が乗るようにフォトレジスト９を形成し、これをマス
クに層間絶縁膜8aのエッチングを行ない、コンタクト孔
15を開口する。
次に、第１図（ｆ）に示すように、第２の絶縁膜10を
全面に堆積する。
全面に堆積する。
続いて、第１図（ｇ）に示すように、コンタクト孔15
の底面のＮ型不純物拡散層７およびゲート電極６上部の
第１の多結晶シリコン膜５が露呈するまで、第２の絶縁
膜10をRIE法によりエッチングし、コンタクト孔15の側
面に第２の絶縁膜10による側壁絶縁膜11を形成する。
の底面のＮ型不純物拡散層７およびゲート電極６上部の
第１の多結晶シリコン膜５が露呈するまで、第２の絶縁
膜10をRIE法によりエッチングし、コンタクト孔15の側
面に第２の絶縁膜10による側壁絶縁膜11を形成する。
次に、第１図（ｈ）に示すように、コンタクト孔15の
深さ程度の膜厚の第２の多結晶シリコン膜12を全面に堆
積する。
深さ程度の膜厚の第２の多結晶シリコン膜12を全面に堆
積する。
続いて、第１図（ｉ）に示すように、コンタクト孔15
内部以外の多結晶シリコン膜12およびゲート電極６上部
の第１の多結晶シリコン膜５をエッチング除去する多結
晶シリコンのエッチバックを行ない、コンタクト孔15の
内部にのみ第２の多結晶シリコン膜12を残留させて埋設
多結晶シリコン13を形成する。しかる後、埋設多結晶シ
リコン13にＮ型の不純物を導入する。
内部以外の多結晶シリコン膜12およびゲート電極６上部
の第１の多結晶シリコン膜５をエッチング除去する多結
晶シリコンのエッチバックを行ない、コンタクト孔15の
内部にのみ第２の多結晶シリコン膜12を残留させて埋設
多結晶シリコン13を形成する。しかる後、埋設多結晶シ
リコン13にＮ型の不純物を導入する。
最後に、第１図（ｊ）に示すように、アルミ配線14を
形成する。
形成する。
第２図は、本発明の第２の実施例を示す縦断面図であ
る。
る。
第１の実施例では、ゲート電極が１層構造の場合を示
したが、本実施例では、ゲート電極が第１のゲート電極
17と第２のゲート電極19との２層からなら。第１のゲー
ト電極17と第２のゲート電極19との間には第２のゲート
絶縁膜18が存在し、第１のゲート電極17は第１のゲート
絶縁膜16を介してＰ型半導体基板１上に形成されてい
る。
したが、本実施例では、ゲート電極が第１のゲート電極
17と第２のゲート電極19との２層からなら。第１のゲー
ト電極17と第２のゲート電極19との間には第２のゲート
絶縁膜18が存在し、第１のゲート電極17は第１のゲート
絶縁膜16を介してＰ型半導体基板１上に形成されてい
る。
第２図に致る製造方法は、Ｐ型半導体基板１上に、第
１のゲート絶縁膜16,第１のゲート電極を構成する膜，
第２のゲート絶縁膜18,第２のゲート電極を構成する
膜，第１の絶縁膜4,第１の多結晶シリコン膜を順次形成
する工程を経た後、第１の実施例の製造方法に準じてい
る。
１のゲート絶縁膜16,第１のゲート電極を構成する膜，
第２のゲート絶縁膜18,第２のゲート電極を構成する
膜，第１の絶縁膜4,第１の多結晶シリコン膜を順次形成
する工程を経た後、第１の実施例の製造方法に準じてい
る。
以上説明したように本発明は、半導体基板の一主面上
のゲート絶縁膜を介して形成されたゲート電極に対し自
己整合的にコンタクト孔を開口でき、かつ、コンタクト
孔に多結晶シリコンを埋設できるため、隣接したゲート
電極の間にコンタクト孔を形成し、そこに配線を接続し
ても、コンタクト孔には埋設多結晶シリコンが存在する
ためにコンタクト孔上部での段差はきわめて少なく、こ
のためそこでの配線の段差被覆性はきわめて良好にな
り、さらに、配線はほとんど平坦に形成出来るため、配
線の断線が起ることはない。
のゲート絶縁膜を介して形成されたゲート電極に対し自
己整合的にコンタクト孔を開口でき、かつ、コンタクト
孔に多結晶シリコンを埋設できるため、隣接したゲート
電極の間にコンタクト孔を形成し、そこに配線を接続し
ても、コンタクト孔には埋設多結晶シリコンが存在する
ためにコンタクト孔上部での段差はきわめて少なく、こ
のためそこでの配線の段差被覆性はきわめて良好にな
り、さらに、配線はほとんど平坦に形成出来るため、配
線の断線が起ることはない。
そのため、隣接したゲート電極の間にコンタクト孔を
形成する場合、ゲート電極の間隔はリソグラフィ技術に
限界まで狭めることが出来、半導体素子の微細化に有効
である。
形成する場合、ゲート電極の間隔はリソグラフィ技術に
限界まで狭めることが出来、半導体素子の微細化に有効
である。
第１図（ａ）〜（ｊ）は本発明の第１の実施例の縦断面
図、第２図は本発明の第２の実施例の縦断面図、第３図
（ａ）〜（ｅ）は従来技術の縦断面図である。 １……Ｐ型半導体基板、２……ゲート絶縁膜、３……ゲ
ート電極用多結晶シリコン膜、４……第１の絶縁膜、５
……第１の多結晶シリコン膜、６……ゲート電極、７…
…Ｎ型不純物拡散層、8,10……第２の絶縁膜、8a……層
間絶縁膜、９……フォトレジスト、11……側壁絶縁膜、
12……第２の多結晶シリコン膜、13……埋設多結晶シリ
コン、14……アルミ配線、15……コンタクト孔、16……
第１のゲート絶縁膜、17……第１のゲート電極、18……
第２のゲート絶縁膜、19……第２のゲート電極。
図、第２図は本発明の第２の実施例の縦断面図、第３図
（ａ）〜（ｅ）は従来技術の縦断面図である。 １……Ｐ型半導体基板、２……ゲート絶縁膜、３……ゲ
ート電極用多結晶シリコン膜、４……第１の絶縁膜、５
……第１の多結晶シリコン膜、６……ゲート電極、７…
…Ｎ型不純物拡散層、8,10……第２の絶縁膜、8a……層
間絶縁膜、９……フォトレジスト、11……側壁絶縁膜、
12……第２の多結晶シリコン膜、13……埋設多結晶シリ
コン、14……アルミ配線、15……コンタクト孔、16……
第１のゲート絶縁膜、17……第１のゲート電極、18……
第２のゲート絶縁膜、19……第２のゲート電極。
Claims (2)
- 【請求項１】第１導電型の半導体基板の一主面上に、ゲ
ート絶縁膜，ゲート電極を構成する膜，第１の絶縁膜，
第１の多結晶シリコン膜を順次形成する工程、 前記第１の多結晶シリコン膜，前記第１の絶縁膜および
前記ゲート電極を構成する膜を、同時にパターンニング
して、前記ゲート電極を構成する膜からなるゲーと電極
を形成する工程、 前記ゲート電極をマスクにして、イオン注入法により、
前記半導体基板表面に第２導電型の不純物拡散層を形成
する工程、 前記ゲート絶縁膜，前記ゲート電極，前記第１の絶縁膜
および前記第１の多結晶シリコン膜の露呈面全面を覆
い、上表面が平坦な層間絶縁膜を形成する工程、 前記層間絶縁膜をエッチバックして、前記ゲート電極上
部の前記第１の多結晶シリコン膜を露呈させる工程、 隣接する前記ゲート電極間のコンタクト孔形成領域に存
在する前記層間絶縁膜を選択的にエッチング除去するこ
とにより、前記ゲート電極に自己整合的なコンタクト孔
を開口する工程、 前記ゲート電極上部の前記第１の多結晶シリコン膜，前
記層間絶縁膜および前記コンタクト孔の露呈面全面を覆
う第２の絶縁膜を堆積し、反応性イオンエチッングによ
り前記コンタクト孔の側面に前記第２の絶縁膜からなる
側壁絶縁膜を形成する工程、 前記ゲート電極上部の前記第１の多結晶シリコン膜およ
び前記層間絶縁膜の露呈面全面を覆い、かつ、前記コン
タクト孔を充填する第２の多結晶シリコン膜を堆積し、
エッチバックにより前記ゲート電極上部の前記第１の多
結晶シリコン膜および前記層間絶縁膜の露呈面全面を覆
った前記第２の多結晶シリコン膜並びに前記ゲート電極
上部の前記第１の多結晶シリコン膜を完全に除去し、前
記コンタクト孔の内部のみに前記第２の多結晶シリコン
膜を埋設する工程、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】第１導電型の半導体基板の一主面上に、第
１のゲート絶縁膜，第１のゲート電極を構成する膜，第
２のゲート絶縁膜，第２のゲート電極を構成する膜，第
１の絶縁膜，第１の多結晶シリコン膜を順次形成する工
程、 前記第１の多結晶シリコン膜，前記第１の絶縁膜，前記
第２のゲート電極を構成する膜，前記第２のゲート絶縁
膜および前記第１のゲート電極を構成する膜を、同時に
パターンニングして、前記第１のゲート電極を構成する
膜，前記第２のゲート絶縁膜および前記第２のゲート電
極を構成する膜からなる２層構造のゲート電極を形成す
る工程、 を有することを特徴とする請求項（１）記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4768390A JP2867555B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4768390A JP2867555B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248537A JPH03248537A (ja) | 1991-11-06 |
| JP2867555B2 true JP2867555B2 (ja) | 1999-03-08 |
Family
ID=12782077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4768390A Expired - Lifetime JP2867555B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867555B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507862B1 (ko) | 2002-12-26 | 2005-08-18 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
-
1990
- 1990-02-27 JP JP4768390A patent/JP2867555B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03248537A (ja) | 1991-11-06 |
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