JP3921582B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するもので、特に、コンタクトホールを使用することなく、上部の伝導層と下部の伝導層とを接続するプラグを形成する半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体装置の集積度が増加するにしたがって、配線幅が狭くなるだけでなく、単位セルの面積も減少してきている。従って、面積が減少したセルにおいて、セルのソース及びドレーン領域として用いられる不純物領域を露出させたコンタクトホールとゲートとの間の整合誤差許容度(alignment tolerance)が重要であり、整合誤差許容度が低くなると半導体装置の生産収率に直接に影響を及ぼすようになる。
【0003】
従って、セルの面積が減少しても、ゲートとコンタクトホールとの間の整合誤差許容度が低くなることを防止することができる技術が開発されている。これらの技術のうち、自己整合コンタクト(Self-Aligned-Contact:以下、「SAC」と略称する)法によれば、ゲートの上部及び側面に、層間絶縁層とエッチング選択比が異なる絶縁物質によりキャップ絶縁層と側壁とを形成することによって、誤整合等が発生してもゲートを露出させずに不純物領域を露出させるコンタクトホールを形成することができる。
【0004】
図16は従来の技術に係る半導体装置の平面図である。従来技術に係る半導体装置は、半導体基板100上に形成されたフィールド絶縁層102により、素子活性領域が画定される。前記半導体基板100上には、素子活性領域に、複数のワードライン(ゲート)106がフィールド絶縁層102と一部が重なるように形成されている。前記ゲート106は、上部に第1キャップ絶縁層108が形成されると共に、側面に側壁112が形成されている。そして、半導体基板100の素子活性領域のゲート106両側に、半導体基板100と反対の導電型の不純物がドープされた、ソース及びドレーン領域として用いられる不純物領域110が形成されている。
【0005】
前記半導体基板100上の上述した構造を覆うように、第1キャップ絶縁層108及び側壁112と異なるエッチング選択比を有する第1層間絶縁層114が形成されると共に、該第1層間絶縁層114に不純物領域110を露出させた第1コンタクトホール115,116が形成される。前記第1層間絶縁層114が第1キャップ絶縁層108及び側壁112と異なるエッチング選択比を有するので、第1コンタクトホール115,116は自己整合するように形成される。前記第1コンタクトホール115は、不純物領域110だけでなくフィールド絶縁層102を含んで露出するように形成され、他の第1コンタクトホール116は、不純物領域110のみが露出するように形成される。
【0006】
そして、前記第1コンタクトホール115,116内に、第1プラグ118,119が不純物領域110とコンタクトするように形成される。
【0007】
図17〜図19は、図16に示したA−A線における断面図であり、半導体装置の製造方法を示す図、また、図20は従来技術に係るSAC工程段階における素子の構造を示す斜視図である。
【0008】
まず、図17に示すように、P型の半導体基板100上に、浅溝絶縁(Shallow Trench Isolation:以下、「STI」と略称する)法によりフィールド絶縁層102を形成して、素子活性領域を画定する。次に、半導体基板100が露出した部分を熱酸化しゲート酸化膜104を形成し、フィールド絶縁層102とゲート酸化膜104上に不純物がドープされた多結晶シリコン層と窒化シリコン層とを、化学的気相成長(Chemical Vapor Deposition:以下、「CVD」と略称する)法により蒸着する。そして、窒化シリコン層と多結晶シリコン層とをフォトリソグラフィー(photolithography)法によりパターニングする。この時、多結晶シリコン層はゲート106となり、該ゲート106上の窒化シリコン層は第1キャップ絶縁層108となる。その後、第1キャップ絶縁層108をマスクとして用いて、半導体基板100の素子活性領域が露出した部分に、N型の不純物をイオン注入して、ソース及びドレーン領域に用いられる不純物領域110を形成する。
【0009】
次に、図18に示すように、ゲート106及び第1キャップ絶縁層108の側面に側壁112を形成する。前記側壁112は、上述した構造の全表面に窒化シリコン等の第1キャップ絶縁層108とエッチング選択比が同一の絶縁物質を蒸着した後、反応性イオンエッチング(Reactive Ion Etch:以下、「RIE」と略称する)法等により、不純物領域110が露出するまでエッチバックすることによって形成される。
【0010】
そして、半導体基板100上に第1キャップ絶縁層108及び側壁112を覆うように、USG(Undoped Silicate Glass)、PSG(Phospho silicate Glass)、BPSG(Borophospho Silicate Glass)またはTEOS(Tetra Eethyl Ortho Silicate)等の酸化シリコンを蒸着するか、SOG(Spin On Glass)を塗布して第1層間絶縁層114を形成する。
【0011】
その後、第1層間絶縁層114をフォトリソグラフィー法でパターニングして不純物領域110を露出させた第1コンタクトホール115、116を形成する。前記において、第1キャップ絶縁層108及び側壁112が第1層間絶縁層114とエッチング選択比が異なるので、第1コンタクトホール115、116をSAC法で形成することができる。
【0012】
前記第1コンタクトホール115,116は、図20に示すように、第1層間絶縁層114上にフォトレジスト117を塗布しパターニングした後、フォトレジスト117をマスクとして用いて、第1層間絶縁層114をエッチすることによって形成される。この際、第1コンタクトホール115は不純物領域110を含んでフィールド絶縁層102を露出するように形成され、他の第1コンタクトホール116は不純物領域110を露出するように形成される。
【0013】
次に、図19に示すように、第1層間絶縁層114及び不純物領域110上に、第1コンタクトホール115,116の内部を満たすように、不純物がドープされた多結晶シリコン層をCVD法で蒸着する。そして、その多結晶シリコン層を第1層間絶縁層114が露出するまで化学−機械的研磨(Chemical-Mechanical Polishing:以下、「CMP」と略称する)法でエッチバックして、第1コンタクトホール115,116の内部のみに多結晶シリコンを残留させることにより、第1プラグ118,119を形成する。
【0014】
前記第1プラグ118は、第1コンタクトホール115内における不純物領域110とコンタクトするだけでなく、フィールド絶縁層102にも延びて形成され、他の第1プラグ119は、他の第1コンタクトホール116内における不純物領域110とコンタクトするように形成される。図示されていないが、第1プラグ118のフィールド絶縁層102に延びた部分は、ゲート106と直交してフィールド領域上に形成されるビットライン(図示されていない)とコンタクトしている。
【0015】
図21〜図24は、従来の技術によって、セル領域CA1と周辺回路領域PA1との工程を同時に実施することによる半導体装置の製造方法を説明する図であり、図17〜図19と同一部分は同一符号で示す。
【0016】
まず、図21に示すように、セル領域CA1と周辺回路領域PA1とを有するP型の半導体基板100上に、STI法でフィールド絶縁層102を形成することにより素子活性領域を画定する。次に、半導体基板100が露出した部分を熱酸化してゲート酸化膜104を形成し、フィールド絶縁層102とゲート酸化膜104上に不純物がドープされた多結晶シリコン層と窒化シリコン層とをCVD法で蒸着する。そして、窒化シリコン層と多結晶シリコン層とをフォトリソグラフィー法でパターニングする。この時、多結晶シリコンはゲート106,120となり、該ゲート106,120上の窒化シリコン層は第1キャップ絶縁層108となる。その後、第1キャップ絶縁層108をマスクとして用いて、半導体基板100の素子活性領域が露出した部分に、N型の不純物を低いドーズ量でイオン注入することにより、セル領域CA1にメモリセルのソース及びドレーン領域に用いられる不純物領域110を形成し、周辺回路領域PA1に駆動セルのLDD(Lightly Doped Drain)構造を構成する低濃度不純物領域122を形成する。
【0017】
次に、図22に示すように、ゲート106及び第1キャップ絶縁層108の側面に側壁112を形成する。前記側壁112は、上述した構造の全表面に窒化シリコン等の第1キャップ絶縁層108とエッチング選択比が同一である絶縁物質を蒸着した後、RIE法で不純物領域110,122が露出するまでエッチバックすることにより形成される。そして、半導体基板100上にフォトレジスト124を塗布した後、露光及び現像により周辺回路領域PA1を露出させる。フォトレジスト124をマスクとして用いて、半導体基板100の周辺回路領域PA1が露出した部分にN型の不純物を高いドーズ量でイオン注入することにより、低濃度不純物領域122と重なり、駆動セルのソース及びドレーン領域に用いられる高濃度不純物領域126を形成する。
【0018】
次に、図23に示すように、図22に示すフォトレジスト124を除去する。そして、半導体基板100上に、第1キャップ絶縁層108及び側壁112を覆うように、USG、PSG、BPSGまたはTEOS等の酸化シリコン層を蒸着するか、またはSOGで塗布して第1層間絶縁層114を形成する。その後、第1層間絶縁層114をフォトリソグラフィー法でパターニングして、セル領域CA1内の不純物領域110を露出させた第1コンタクトホール115,116を形成する。この時、第1コンタクトホール115は、不純物領域110を含みフィールド絶縁層102を露出させるように形成され、他の第1コンタクトホール116は、不純物領域110を露出させるように形成される。前記第1キャップ絶縁層108及び側壁112は、第1層間絶縁層114とエッチング選択比が異なるので、第1コンタクトホール115,116をSAC法により形成することができる。
【0019】
次に、図24に示すように、第1層間絶縁層114上に第1コンタクトホール115,116の内部を満たすように、不純物がドープされた多結晶シリコン層をCVD法で蒸着する。そして、多結晶シリコン層を、第1層間絶縁層114が露出するまでCMP法によりエッチバックして、第1コンタクトホール115,116の内部のみに多結晶シリコンを残留させた第1プラグ118,119を形成する。
【0020】
前記第1プラグ118は、第1コンタクトホール115内における不純物領域110とコンタクトするだけでなく、フィールド絶縁層102にも延びて形成され、他の第1プラグ119は他の第1コンタクトホール116内における不純物領域110とコンタクトするように形成される。図示していないが、第1プラグ118のフィールド絶縁層102に延びた部分は、ゲート106と直交してフィールド領域上に形成されるビットライン(図示されていない)とコンタクトしている。
【0021】
図25〜図28は、図19の工程後に、図16に示したA−A線及びB−B線における断面構造に、さらに第2プラグを形成する工程を追加する半導体の製造方法を示す図であって、図17〜図19と同一部分は同一符号で示す。
【0022】
まず、図25に示すように、図19の工程を完了した後、第1層間絶縁層114及び第1プラグ118、119上に酸化シリコンをCVD方法で蒸着することにより、第2層間絶縁層130を形成する。
【0023】
次に、図26に示すように、第2層間絶縁層130をフォトリソグラフィー法でパターニングして、第1プラグ118のフィールド絶縁層102に延びた部分を露出させる。第2層間絶縁層130上にタングステン(W)等の導電性金属を、第1プラグ118が露出した部分とコンタクトするように蒸着し、導電性金属上に第2層間絶縁層130とエッチング選択比が異なる窒化シリコン等の絶縁物質を蒸着する。そして、絶縁物質及び導電性金属をフォトリソグラフィー法により順にパターニングすることにより、第2キャップ絶縁層134とビットライン132とを形成する。この時、ビットライン132及び第2キャップ絶縁層134は、フィールド絶縁層102と対応する部分に、ゲート106と直交方向に長く形成される。
【0024】
次に、図27に示すように、ビットライン132及び第2キャップ絶縁層134の側面に側壁136を形成する。前記側壁136は、第2層間絶縁層130上に、第2キャップ絶縁層134を覆うように窒化シリコン等の絶縁物質を蒸着した後、RIE法でエッチバックすることによって形成する。そして、第2層間絶縁層130上に、第2キャップ絶縁層134及び側壁136を覆うように酸化シリコンをCVD法で蒸着して、第3層間絶縁層138を形成する。その後、第2及び第3層間絶縁層130、138をフォトリソグラフィー法によりパターニングして、第1プラグ119を露出させた第2コンタクトホール140を形成する。前記第2キャップ絶縁層134及び側壁136が、第2及び第3層間絶縁層130,138とエッチング選択比が異なるので、第2コンタクトホール140をSAC法で形成することができる。
【0025】
次に、図28に示すように、第3層間絶縁層138上に、第2コンタクトホール140の内部を満たすように、不純物がドープされた多結晶シリコンをCVD法で蒸着する。そして、第3層間絶縁層138が露出するまで、CMP法で多結晶シリコンをエッチバックすることにより、第2コンタクトホール140の内部のみに多結晶シリコンを残留させた第2プラグ142を形成する。
【0026】
【発明が解決しようとする課題】
しかし、上述した従来の技術による半導体装置の製造方法は、第1キャップ絶縁層108を覆うように第1層間絶縁層114を形成するので、その厚さが厚くなり第1コンタクトホール115,116を形成し難いばかりでなく、該第1コンタクトホール115,116の縦横比が大きくなって、第1プラグ118,119にボイドが形成されるという問題点があった。そして、第1及び第2プラグ118,119,142を形成するための第1及び第2コンタクトホール115,116,140を形成する時、露出させる面積が狭いので露光工程が難しいという問題点があった。また、第1コンタクトホール115,116を形成する時、半導体基板100がエッチングにより損傷するという問題点があった。さらに、周辺回路領域PA1内の第2ゲート120側面の側壁112を、セル領域CA1内に形成された第1ゲート106の側面の側壁112と同一に形成するので、周辺回路領域PA1内に形成される低濃度不純物領域122が狭くなり、短チャネル効果によりホットキャリアが発生するという問題点があった。
【0027】
そこで、本発明の目的は、コンタクトホールを形成することなくにプラグを形成することにより、露光工程が容易な半導体装置の製造方法を提供することにある。また、本発明の他の目的は、半導体基板がエッチングの際に損傷することを抑制することができる半導体装置の製造方法を提供することにある。さらに、本発明の他の目的は、周辺回路領域内の駆動セルにおける短チャネル効果によるホットキャリアの発生を防止することができる半導体装置の製造方法を提供することにある。
【0028】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る半導体装置の製造方法は、第1導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、前記素子活性領域の表面にゲート酸化膜を形成した後、ゲート及びキャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、露出した前記素子活性領域に前記半導体基板の導電型と反対の第2導電型の不純物領域を形成した後、前記ゲートの側面に側壁を形成する工程と、前記不純物領域上に、前記キャップ絶縁層及び前記側壁を覆うように不純物がドープされた多結晶シリコン層を形成した後、前記キャップ絶縁層が露出するまでエッチバックを行うことにより、前記半導体基板上の前記ゲート間に前記不純物領域とコンタクトした伝導層を形成する工程と、前記伝導層をパターニングすることにより、前記不純物領域とコンタクトしたプラグを形成する工程と、前記半導体基板上に酸化シリコン層又はSOG層を形成した後、前記プラグが露出するまでエッチバックを行うことにより、前記半導体基板上における、前記ゲート間の前記プラグが形成されない部分に層間絶縁層を形成する工程とを実施するものである。なお、前記キャップ絶縁層を、酸化シリコンまたは窒化シリコンで形成するものとしてもよい。また、前記側壁を、酸化シリコンまたは窒化シリコンで形成するものとしてもよい。
【0029】
また、前記伝導層を、化学−機械的研磨法によるエッチバックにより形成するものとしてもよい。さらに、前記プラグを、前記伝導層の異方性エッチングを含むフォトリソグラフィー法による選択的なパターニングにより形成するものとしてもよい。さらに、前記プラグを、前記フィールド絶縁層が露出するように前記伝導層をパターニングすることにより形成するものとしてもよい。また、前記プラグを、その一部は前記不純物領域上及び前記フィールド絶縁層に延びて位置するように形成し、残りは前記不純物領域上のみに形成するものとしてもよい。さらに、前記層間絶縁層を、酸化シリコンを蒸着した後、前記プラグが露出するまで化学−機械的研磨法でエッチバックして表面を平坦化することによって形成するものとしてもよい。
【0030】
また、本発明に係る他の半導体装置の製造方法は、第1導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、前記素子活性領域の表面にゲート酸化膜を形成した後、ゲート及びキャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、露出した前記素子活性領域に前記半導体基板の導電型と反対の第2導電型の不純物領域を形成した後、前記ゲートの側面に側壁を形成する工程と、前記不純物領域上に不純物がドープされた多結晶シリコンを前記キャップ絶縁層及び側壁を覆うように蒸着し、前記キャップ絶縁層が露出するまで化学−機械的研磨法でエッチバックして、前記半導体基板上の前記ゲート間に前記不純物領域とコンタクトした伝導層を形成する工程と、前記伝導層をパターニングすることにより、前記不純物領域とコンタクトし、その一部は前記不純物領域上及び前記フィールド絶縁層に延びて位置し、残りは前記不純物領域上のみに残留するプラグを形成する工程と、前記半導体基板上に酸化シリコンを蒸着した後、前記プラグが露出するまで化学−機械的研磨法でエッチバックして、前記ゲート間の前記プラグが形成されない部分に層間絶縁層を形成する工程とを実施するものである。
【0031】
さらに、本発明に係る他の半導体装置の製造方法は、セル領域及び周辺回路領域を有する第1導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、前記素子活性領域の表面にゲート酸化膜を形成した後、前記セル領域及び周辺回路領域に、ゲート及びキャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、前記半導体基板のセル領域に、セルのソース及びドレーン領域に用いられる不純物領域を形成した後、前記周辺回路領域に駆動セルのLDD構造を形成する低濃度不純物領域を形成する工程と、前記周辺回路領域に前記半導体基板と前記ゲートとを覆うエッチング停止層を形成し、前記セル領域のゲート側面に側壁を形成する工程と、前記半導体基板上に酸化シリコン層又はSOG層を形成した後、前記プラグが露出するまでエッチバックを行うことにより、前記半導体基板上の前記ゲート間に、前記セル領域で不純物領域とコンタクトし、前記周辺回路領域においてエッチング停止層上に位置する伝導層を形成する工程と、前記伝導層をパターニングすることにより、前記セル領域内の前記不純物領域とコンタクトしたプラグを形成する工程と、前記周辺回路領域内のエッチング停止層上に絶縁物質層を形成し、低濃度不純物領域が露出するようにエッチバックして、前記周辺回路領域内のゲート側面にエッチング停止層及び絶縁物質層とからなる二重側壁を形成し、前記半導体基板が露出した部分に該半導体基板の導電型と反対の第2導電型の高濃度不純物領域を形成する工程と、前記半導体基板上に酸化シリコン層又はSOG層を形成した後、前記プラグが露出するまでエッチバックを行うことにより、前記半導体基板上に、前記ゲート間の前記プラグが形成されない部分に層間絶縁層を形成する工程とを実施するものである。
【0032】
なお、前記側壁とエッチング停止層とを形成する工程は、前記半導体基板上に前記キャップ絶縁層を覆うように絶縁物質を形成する段階と、前記絶縁物質層上に前記周辺回路領域を覆い、前記セル領域を露出させたフォトレジストを形成する段階と、前記絶縁物質層を、前記フォトレジストをマスクとして用いてエッチバックして、前記セル領域内のゲート側面に側壁を形成しつつ、前記周辺回路領域内のエッチングされない部分にエッチング停止層を形成定する段階と、前記フォトレジストを除去する段階とを含むものである。また、前記層間絶縁層を、酸化シリコンまたは窒化シリコンにより形成するものとしてもよい。さらに、前記プラグを、その一部は前記不純物領域上及び前記フィールド絶縁層に延びて位置するように形成し、残りは前記不純物領域のみに形成するものとしてもよい。さらに、前記エッチング停止層及び前記絶縁物質層からなる二重側壁を、酸化シリコンまたは窒化シリコンにより形成するものとしてもよい。また、前記層間絶縁層を、酸化シリコンを蒸着した後、前記プラグが露出するまで、化学−機械的研磨法でエッチバックして表面を平坦化することによって形成するものとしてもよい。
【0033】
さらに、本発明に係る他の半導体装置の製造方法は、第1導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、前記素子活性領域の表面にゲート酸化膜を形成した後、ゲート及び第1キャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、露出した前記素子活性領域に、前記半導体基板の導電型と反対の第2導電型の不純物領域を形成し、前記ゲートの側面に側壁を形成する工程と、前記不純物領域上に、前記キャップ絶縁層及び前記側壁を覆うように、不純物がドープされた多結晶シリコン層を形成した後、前記キャップ絶縁層が露出するまでエッチバックを行うことにより、前記半導体基板上の前記ゲート間に前記不純物領域とコンタクトした伝導層を形成する工程と、前記伝導層をパターニングすることにより、前記不純物領域とコンタクトし、その一部は前記不純物領域上から前記フィールド絶縁層に延びて位置する第1プラグを形成する工程と、前記半導体基板上に酸化シリコン層又はSOG層を形成した後、前記プラグが露出するまでエッチバックを行うことにより、前記半導体基板上に、前記ゲート間の前記第1プラグが形成されない部分に第1層間絶縁層を形成する工程と、前記第1キャップ絶縁層上に、前記第1プラグを覆うように第2層間絶縁層を形成した後パターニングすることにより、前記第1プラグのうち前記フィールド絶縁層に延びた部分を露出させる工程と、前記第2層間絶縁層上に、前記第1プラグが露出した部分とコンタクトしたビットラインと第2キャップ絶縁層とを形成する工程と、前記ビットラインの側面に側壁を形成した後、前記第2層間絶縁層のエッチングにより、前記第1プラグを露出させる工程と、前記露出した第1プラグとコンタクトするように第2プラグを形成する工程とを実施するものである。なお、前記第2層間絶縁層を形成する前に、前記第1プラグ上に低抵抗層を形成する工程を、更に実施するものとしてもよい。また、前記低抵抗層を、タングステン(W)、チタニウム(Ti)、タンタル(Ta)、モリブデン(Mo)及びコバルト(Co)のうちのいずれかの高融点金属をサリサイド化することによって形成するものとしてもよい。
【0034】
さらに、前記第2プラグを形成する工程は、第1及び第2キャップ絶縁層上にドープされた多結晶シリコンを、前記第1プラグとコンタクトするように蒸着し、前記第2キャップ絶縁層が露出するまでエッチバックすることにより前記伝導層を形成する段階と、前記伝導層を前記第1プラグ上のみに残留するようにパターニングすることにより、前記第2プラグを形成する段階とを含むものとしてもよい。
【0035】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施の形態を説明する。図1は、本発明の製造方法によって製造される半導体装置の平面図である。この半導体装置は、半導体基板200上に形成されたフィールド絶縁層202により素子活性領域が画定される。前記半導体基板200の素子活性領域には、複数のワードライン(ゲート)206がフィールド絶縁層202と重なるように形成される。前記ゲート206は、上部に第1キャップ絶縁層208が形成されると共に、側面に側壁212が形成される。そして、前記半導体基板200の素子活性領域に位置するゲート206の両側に、半導体基板200と反対の導電型の不純物がドープされたソース及びドレーン領域として用いられる不純物領域210が形成される。
【0036】
前記半導体基板200上の不純物領域210上に、プラグ216,218がコンタクトして形成される。前記プラグ216,218は不純物領域210とコンタクトして形成されるが、プラグ216は不純物領域210上のみに形成され、他のプラグ218は不純物領域210だけでなく、フィールド絶縁層202上にも延びて形成される。そして、フィールド絶縁層202が露出した部分上に、第1キャップ絶縁層208及び側壁212と異なるエッチング選択比を有する層間絶縁層219が形成される。前記層間絶縁層219は、プラグ216,218が形成されない部分に絶縁物質を蒸着した後、エッチバックすることによって形成される。
【0037】
図2〜図5は、図1に示したC−C線における断面構造で、半導体装置の製造方法を示す図であり、図6は、本発明に係る製造方法により、プラグが形成された段階における構造を示す斜視図である。
【0038】
まず、図2に示すように、第1導電型として例えばP型の半導体基板200上に、STI法またはLOCOS(Local Oxidation of Silicon)法でフィールド絶縁層202を形成することにより、素子活性領域を画定する。次に、半導体基板200が露出した部分、即ち素子活性領域表面を熱酸化してゲート酸化膜204を形成する。フィールド絶縁層202とゲート酸化膜204上に不純物がドープされた多結晶シリコンと、酸化シリコンまたは窒化シリコンの絶縁物質とをCVD法で順次蒸着する。そして、形成された絶縁物質層と多結晶シリコン層とをフォトリソグラフィー法で順次パターニングする。この時残留する多結晶シリコン層はゲート206となり、該ゲート206上の絶縁物質は第1キャップ絶縁層208となる。その後、第1キャップ絶縁層208をマスクとして用いて、半導体基板200の素子活性領域が露出した部分に、第2導電型として、例えばリン(P)またはヒ素(As)等のN型不純物をイオン注入して、ソース及びドレーン領域に用いられる不純物領域210を形成する。
【0039】
次に、図3に示すように、ゲート206及び第1キャップ絶縁層208の側面に側壁212を形成する。前記側壁212は、上述した構造の全表面に酸化シリコンまたは窒化シリコン等の絶縁物質を蒸着した後、RIE法等により不純物領域210が露出するまでエッチバックすることによって形成される。
【0040】
次に、図4に示すように、半導体基板200の不純物領域210上に、不純物がドープされた多結晶シリコンを、第1キャップ絶縁層208及び側壁212を覆うようにCVD法により蒸着して伝導層214を形成する。そして、第1キャップ絶縁層208が露出するまで、CMP法で伝導層214をエッチバックすることにより、ゲート206間のみに多結晶シリコンが残留するようにする。
【0041】
次に、図5に示すように、図4に示す伝導層214をRIE法等の異方性エッチングを含むフォトリソグラフィー法で選択的にパターニングして、第1プラグ216,218を形成する。前記において、第1プラグ216,218は、図6に示すエッチングマスクとして用いられるフォトレジスト217を塗布してからパターニングした後、該フォトレジスト217をマスクとして用いて、図4に示す伝導層214を、フィールド絶縁層202が露出するようにエッチすることによって形成する。この時、フォトレジスト217は、伝導層214の第1プラグ216,218が形成される部分及び第1キャップ絶縁層208上に残留するようにパターニングすればよいので、露光工程が容易になる。また、第1プラグ216,218は、フィールド絶縁層202が露出するようにパターニングすることによって、不純物領域210上に形成するので、不純物領域210のエッチングによる損傷を抑制することができる。
【0042】
前記第1プラグ216は、不純物領域210とコンタクトするだけでなく、フィールド絶縁層202にも延びて形成され、他の第1プラグ218は、不純物領域210とコンタクトするように形成される。図示していないが、第1プラグ216のフィールド絶縁層202に延びた部分は、ゲート206と直交してフィールド領域上に形成されるビットライン(図示されない)とコンタクトしている。次に、半導体基板200上に、USG、PSG、BPSGまたはTEOS等の酸化シリコンを蒸着するか、またはSOGで塗布することにより、第1層間絶縁層219を形成する。そして、第1プラグ216、218が露出するまで、CMP法で第1層間絶縁層219をエッチバックすることによって表面を平坦化する。
【0043】
図7〜図11は、本発明の実施の形態に係るセル領域CA2及び周辺回路領域PA2を同時に形成する工程による半導体装置の製造方法を説明する図であり、図2〜図5と同一部分は同一符号で示す。
【0044】
まず、図7に示すように、セル領域CA2と周辺回路領域PA2を有するP型の半導体基板200上に、STI法またはLOCOS法でフィールド絶縁層202を形成することにより、素子活性領域を画定する。次に、半導体基板200が露出した部分、即ち素子活性領域表面を熱酸化することにより、ゲート酸化膜204を形成する。フィールド絶縁層202とゲート酸化膜204上に、不純物がドープされた多結晶シリコンと、酸化シリコンまたは窒化シリコンの絶縁物質とをCVD法で順次蒸着する。
【0045】
そして、ゲート酸化膜204上の絶縁物質層と多結晶シリコン層とを、フォトリソグラフィー法を利用して、素子活性領域方向に長くパターニングする。この時、残留する多結晶シリコンはゲート206,220となり、該ゲート206,220上の絶縁物質は第1キャップ絶縁層208となる。その後、第1キャップ絶縁層208をマスクとして用いて、リン(P)またはヒ素(As)等のN型不純物を低いドーズ量でイオン注入して、セル領域CA2にメモリセルのソース及びドレーン領域として用いられる不純物領域210と、周辺回路領域PA2に駆動セルのLDD構造を形成する低濃度不純物領域222を形成する。
【0046】
次に、図8に示すように、セル領域CA2内のゲート206及び第1キャップ絶縁層208の側面に側壁212を形成し、周辺回路領域PA2内の半導体基板200及びゲート206上にエッチング停止層224を形成する。前記側壁212は、上述した構造の全表面に酸化シリコンまたは窒化シリコン等の絶縁物質を蒸着し、周辺回路領域PA2内の絶縁物質上にフォトレジスト226を形成した後、セル領域CA2内の露出した部分を、RIE法等で不純物領域210が露出するまでエッチバックすることにより形成される。この時、周辺回路領域PA2内に残留する絶縁物質は、半導体基板200及びゲート220とエッチング選択比が異なるエッチング停止層224となる。
【0047】
次に、図9に示すように、図8に示す周辺回路領域PA2内のフォトレジスト226を除去する。そして、半導体基板200上に、上述した構造を覆うように不純物がドープされた多結晶シリコンをCVD法で蒸着して伝導層214を形成する。その後、第1キャップ絶縁層208が露出するまで、CMP法で伝導層214をエッチバックして、ゲート206,220間のみに多結晶シリコンが残留するようにする。この時、伝導層214は、セル領域CA2内では不純物領域210とコンタクトするように形成され、周辺回路領域PA2内ではエッチング停止層224上のみに形成される。
【0048】
次に、図10に示すように、伝導層214がセル領域CA2内の不純物領域210のみにコンタクトするように、RIE法等の異方性エッチングを含むフォトリソグラフィー法でパターニングして第1プラグ216,218を形成する。前記第1プラグ216は、不純物領域210とコンタクトするだけでなくフィールド絶縁層202にも延びて形成され、他の第1プラグ218は、不純物領域210とコンタクトするように形成される。図示していないが、第1プラグ216のフィールド絶縁層202に延びた部分は、ゲート206と直交してフィールド領域上に形成されたビットライン(図示されない)とコンタクトしている。この時、第1プラグ216,218が不純物領域210上に残留するようにパターニングするので、不純物領域210がエッチングにより損傷するのを抑制することができる。また、周辺回路領域PA2内の半導体基板200及びゲート220は、エッチング停止層224があるためエッチされない。
【0049】
次に、第1プラグ216,218及びエッチング停止層224上に、酸化シリコンまたは窒化シリコン等をCVD法で蒸着することにより、絶縁物質層230を形成する。そして、周辺回路領域PA2内の絶縁物質230及びエッチング停止層224を、RIE法等で不純物領域222が露出するまでエッチバックする。この時、ゲート220の側面にエッチング停止層224及び絶縁物質層230からなる二重側壁232が形成される。
【0050】
その後、キャップ層208及び二重側壁232をマスクとして用いて、周辺回路領域PA2における半導体基板200が露出した部分に、リン(P)またはヒ素(As)等のN型不純物を高いドーズ量でイオン注入して、低濃度不純物領域222と重なり、駆動セルのソース及びドレーン領域に用いられる高濃度不純物領域235を形成する。前記において、高濃度不純物領域235を形成する時、エッチング停止層224及び絶縁物質層230からなる二重側壁232により、低濃度不純物領域222の大きさを十分に確保することができるので、周辺回路領域PA2内の駆動セルに短チャネル効果によりホットキャリアが発生することを防止することができる。
【0051】
次に、図11に示すように、半導体基板200上に、USG、PSG、BPSGまたはTEOS等の酸化シリコンを蒸着するか、またはSOGで塗布して第1層間絶縁層219を形成する。そして、第1プラグ216,218が露出するまで、CMP法で第1層間絶縁層219をエッチバックすることによって表面を平坦化する。
【0052】
図12〜図15は、図5の工程後に図1に示したC−C線及びD−D線における断面構造に、さらに第2プラグを形成する工程を追加する半導体装置の製造方法を示す図であって、図2〜図5と同一部分は同一符号で示す。
【0053】
まず、図12に示すように、図2〜図5に示す工程を完了した後、第1プラグ216,218の表面に低抵抗層234を形成する。前記低抵抗層234は、タングステン(W)、チタニウム(Ti)、タンタル(Ta)、モリブデン(Mo)またはコバルト(Co)等の高融点金属によりサリサイド(salicide)化処理を実施して、第1プラグ216,218のみに形成されるようにする。
【0054】
次に、第1層間絶縁層219及び第1キャップ絶縁層208上に、酸化シリコンまたは窒化シリコンを、第1プラグ216,218上の低抵抗層234を覆うようにCVD法で蒸着することにより第2層間絶縁層236を形成する。そして、第2層間絶縁層236をフォトリソグラフィー法でパターニングすることにより、第1プラグ216上に形成された低抵抗層234のフィールド絶縁層202に延びた部分を露出させる。
【0055】
次に、図13に示すように、第2層間絶縁層236上に、第1プラグ216上に形成された低抵抗層234が露出した部分とコンタクトするように、タングステン(W)等の導電性金属を蒸着し、該導電性金属上に酸化シリコンまたは窒化シリコン等の絶縁物質を蒸着し、フォトリソグラフィー法で順にパターニングして、ビットライン238及び第2キャップ絶縁層240を形成する。この時、ビットライン238及び第2キャップ絶縁層240は、フィールド絶縁層202と対応する部分に、ゲート206と直交方向に長く形成される。
【0056】
次に、図14に示すように、ビットライン238及び第2キャップ絶縁層240の側面に側壁242を形成する。前記側壁242は、第2層間絶縁層236上に酸化シリコンまたは窒化シリコン等の絶縁物質を、CVD法で第2キャップ絶縁層240を覆うように蒸着し、RIE法によりエッチバックすることによって形成される。前記側壁242の形成時、第2層間絶縁層236がエッチされるようにオーバーエッチング(over etch)を行い、第1プラグ218と他の第1プラグ216のビットライン238とコンタクトしない部分の低抵抗層234が露出するようにする。
【0057】
次に、上述した構造の全表面に不純物がドープされた多結晶シリコンを低抵抗層234とコンタクトするようにCVD法で蒸着し、第2キャップ絶縁層240が露出するようにCMP法でエッチバックして伝導層(図示されていない)を形成する。そして、伝導層が第1プラグ218上の低抵抗層234の表面のみに残留するようにパターニングして第2プラグ244を形成する。前記第2プラグ244は、第1プラグ218と共に不純物領域210とキャパシタのストレージ電極(図示されていない)を電気的に接続させるもので、第1プラグ216上の低抵抗層234の表面には、伝導層が残留しないようにする。また、低抵抗層234は、第1プラグ218と第2プラグ244と間の接触抵抗を減少させる。
【0058】
次に、図15に示すように、半導体基板200上にUSG、PSG、BPSGまたはTEOS等の酸化シリコンを蒸着するか、またはSOGで塗布して第2プラグ244を覆う第3層間絶縁層246を形成する。そして、第3層間絶縁層246を、第2プラグ244が露出するようにCMP法でエッチバックすることによって表面を平坦化する。以上のような工程の後に、上述した構造上にキャパシタを形成する。
【0059】
上述のような本発明による半導体装置の製造方法は、ソース及びドレーン領域に用いられる不純物領域が露出した状態で、不純物がドープされた多結晶シリコンを蒸着した後、RIE法等の異方性エッチングを含むフォトリソグラフィー法で選択的にパターニングすることにより、その一部は不純物領域とコンタクトし、残りは不純物領域とコンタクトするだけでなくフィールド絶縁層に延びたプラグを形成する。そして、半導体基板上にプラグを覆うように層間絶縁層を形成し、CMP法で表面を平坦化するものである。
【0060】
【発明の効果】
本発明は以上説明したように、プラグを形成する時にコンタクトホールを形成することなく、マスクとして用いられるフォトレジストを、伝導層のプラグが形成される部分とキャップ絶縁層上とに残留するようにパターニングするので、露光工程が容易である。また、不純物領域上に残留するようにパターニングしてプラグを形成するので、不純物領域がエッチングにより損傷することを抑制することができる。そして、周辺回路領域内に二重側壁を用いてソース及びドレーン領域を形成するので、駆動セルの短チャネル効果によるホットキャリアの発生を防止することができる。
【図面の簡単な説明】
【図1】本発明の製造方法によって製造される半導体装置の平面図である。
【図2】図1に示す半導体装置のC−C線における断面図で、本発明の製造方法を説明する図である。
【図3】図1に示す半導体装置のC−C線における断面図で、本発明の製造方法を説明する図である。
【図4】図1に示す半導体装置のC−C線におけるで断面図で、本発明の製造方法を説明する図である。
【図5】図1に示す半導体装置のC−C線における断面図で、本発明の製造方法を説明する図である。
【図6】本発明に係る製造方法により、プラグが形成された段階における構造を示す斜視図である。
【図7】本発明の製造方法において、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図8】本発明の製造方法において、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図9】本発明の製造方法において、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図10】本発明の製造方法において、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図11】本発明の製造方法において、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図12】本発明の製造方法において、図5に示す工程後に図1に示したC−C線及びD−D線における断面構造に、さらに第2プラグを形成する工程を追加する半導体装置の製造方法を示す図である。
【図13】本発明の製造方法において、図5に示す工程後に図1に示したC−C線及びD−D線における断面構造に、さらに第2プラグを形成する工程を追加する半導体装置の製造方法を示す図である。
【図14】本発明の製造方法において、図5に示す工程後に図1に示したC−C線及びD−D線における断面構造に、さらに第2プラグを形成する工程を追加する半導体装置の製造方法状態を示す図である。
【図15】本発明の製造方法において、図5に示す工程後に図1に示したC−C線及びD−D線における断面構造に、さらに第2プラグを形成する工程を追加する半導体装置の製造方法状態を示す図である。
【図16】従来技術による半導体装置を示す平面図である。
【図17】図16に示した半導体装置のA−A線における断面図であり、製造方法を説明する図である。
【図18】図16に示した半導体装置のA−A線における断面図であり、製造方法を説明する図である。
【図19】図16に示した半導体装置のA−A線における断面図であり、製造方法を説明する図である。
【図20】従来の技術に係るSAC工程段階における素子の構造を示す斜視図である。
【図21】従来の技術によって、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図22】従来の技術によって、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図23】従来の技術によって、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図24】従来の技術によって、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図25】図19の工程後に、図16に示したA−A線及びB−B線における断面構造に、さらに第2プラグを形成する工程を追加する半導体の製造方法を示す図である。
【図26】図19の工程後に、図16に示したA−A線及びB−B線における断面構造に、さらに第2プラグを形成する工程を追加する半導体の製造方法を示す図である。
【図27】図19の工程後に、図16に示したA−A線及びB−B線における断面構造に、さらに第2プラグを形成する工程を追加する半導体の製造方法を示す図である。
【図28】図19の工程後に、図16に示したA−A線及びB−B線における断面構造に、さらに第2プラグを形成する工程を追加する半導体の製造方法を示す図である。
【符号の説明】
200:半導体基板
202:フィールド絶縁層
204:ゲート酸化膜
206、220:ゲート
208、240:キャップ絶縁層
210:不純物領域
212:側壁
214:伝導層
216、218:プラグ
217:フォトレジスト
219:層間絶縁層
224:エッチング停止層
234:低抵抗層
Claims (19)
- 第1導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、
前記素子活性領域の表面にゲート酸化膜を形成した後、ゲート及びキャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、
露出した前記素子活性領域に前記半導体基板の導電型と反対の第2導電型の不純物領域を形成した後、前記ゲートの側面に側壁を形成する工程と、
前記不純物領域上に、前記キャップ絶縁層及び前記側壁を覆うように不純物がドープされた多結晶シリコン層を形成した後、前記キャップ絶縁層が露出するまでエッチバックを行うことにより、前記半導体基板上の前記ゲート間に前記不純物領域とコンタクトした伝導層を形成する工程と、
前記伝導層をパターニングすることにより、前記不純物領域とコンタクトしたプラグを形成する工程と、
前記半導体基板上に酸化シリコン層又はSOG層を形成した後、前記プラグが露出するまでエッチバックを行うことにより、前記半導体基板上における、前記ゲート間の前記プラグが形成されない部分に層間絶縁層を形成する工程とを実施することを特徴とする半導体装置の製造方法。 - 前記キャップ絶縁層を、酸化シリコンまたは窒化シリコンで形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記側壁を、酸化シリコンまたは窒化シリコンで形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記伝導層を、化学−機械的研磨法によるエッチバックにより形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記プラグを、前記伝導層の異方性エッチングを含むフォトリソグラフィー法による選択的なパターニングにより形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記プラグを、前記フィールド絶縁層が露出するように前記伝導層をパターニングすることにより形成することを特徴とする請求項5記載の半導体装置の製造方法。
- 前記プラグを、その一部は前記不純物領域上及び前記フィールド絶縁層に延びて位置するように形成し、残りは前記不純物領域上のみに形成することを特徴とする請求項5記載の半導体装置の製造方法。
- 前記層間絶縁層を、酸化シリコンを蒸着した後、前記プラグが露出するまで化学−機械的研磨法でエッチバックして表面を平坦化することによって形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 第1導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、
前記素子活性領域の表面にゲート酸化膜を形成した後、ゲート及びキャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、
露出した前記素子活性領域に前記半導体基板の導電型と反対の第2導電型の不純物領域を形成した後、前記ゲートの側面に側壁を形成する工程と、
前記不純物領域上に不純物がドープされた多結晶シリコンを前記キャップ絶縁層及び側壁を覆うように蒸着し、前記キャップ絶縁層が露出するまで化学−機械的研磨法でエッチバックして、前記半導体基板上の前記ゲート間に前記不純物領域とコンタクトした伝導層を形成する工程と、
前記伝導層をパターニングすることにより、前記不純物領域とコンタクトし、その一部は前記不純物領域上及び前記フィールド絶縁層に延びて位置し、残りは前記不純物領域上のみに残留するプラグを形成する工程と、
前記半導体基板上に酸化シリコンを蒸着した後、前記プラグが露出するまで化学−機械的研磨法でエッチバックして、前記ゲート間の前記プラグが形成されない部分に層間絶縁層を形成する工程とを実施することを特徴とする半導体装置の製造方法。 - セル領域及び周辺回路領域を有する第1導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、
前記素子活性領域の表面にゲート酸化膜を形成した後、前記セル領域及び周辺回路領域に、ゲート及びキャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、
前記半導体基板のセル領域に、セルのソース及びドレーン領域に用いられる不純物領域を形成した後、前記周辺回路領域に駆動セルのLDD構造を形成する低濃度不純物領域を形成する工程と、
前記周辺回路領域に前記半導体基板と前記ゲートとを覆うエッチング停止層を形成し、前記セル領域のゲート側面に側壁を形成する工程と、
前記不純物領域上に、前記キャップ絶縁層及び前記側壁を覆うように不純物がドープされた多結晶シリコン層を形成した後、前記キャップ絶縁層が露出するまでエッチバックを行うことにより、前記半導体基板上の前記ゲート間に、前記セル領域で不純物領域とコンタクトし、前記周辺回路領域においてエッチング停止層上に位置する伝導層を形成する工程と、
前記伝導層をパターニングすることにより、前記セル領域内の前記不純物領域とコンタクトしたプラグを形成する工程と、
前記周辺回路領域内の前記エッチング停止層上に絶縁物質層を形成し、低濃度不純物領域が露出するようにエッチバックして、前記周辺回路領域内のゲート側面にエッチング停止層及び絶縁物質層とからなる二重側壁を形成し、前記半導体基板が露出した部分に該半導体基板の導電型と反対の第2導電型の高濃度不純物領域を形成する工程と、
前記半導体基板上に酸化シリコン層又はSOG層を形成した後、前記プラグが露出するまでエッチバックを行うことにより、前記半導体基板上に、前記ゲート間の前記プラグが形成されない部分に層間絶縁層を形成する工程とを実施することを特徴とする半導体装置の製造方法。 - 前記側壁とエッチング停止層とを形成する工程は、
前記半導体基板上に前記キャップ絶縁層を覆うように絶縁物質を形成する段階と、
前記絶縁物質層上に前記周辺回路領域を覆い、前記セル領域を露出させたフォトレジストを形成する段階と、
前記絶縁物質層を、前記フォトレジストをマスクとして用いてエッチバックして、前記セル領域内のゲート側面に側壁を形成しつつ、前記周辺回路領域内のエッチされない部分にエッチング停止層を形成する段階と、
前記フォトレジストを除去する段階とを含むことを特徴とする請求項10記載の半導体装置の製造方法。 - 前記層間絶縁層を、酸化シリコンまたは窒化シリコンにより形成することを特徴とする請求項10記載の半導体装置の製造方法。
- 前記プラグを、その一部は前記不純物領域上及び前記フィールド絶縁層に延びて位置するように形成し、残りは前記不純物領域上のみに形成することを特徴とする請求項10記載の半導体装置の製造方法。
- 前記エッチング停止層及び前記絶縁物質層からなる二重側壁を、酸化シリコンまたは窒化シリコンにより形成することを特徴とする請求項10記載の半導体装置の製造方法。
- 前記層間絶縁層を、酸化シリコンを蒸着した後、前記プラグが露出するまで、化学−機械的研磨法でエッチバックして表面を平坦化することによって形成することを特徴とする請求項10記載の半導体装置の製造方法。
- 第1導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、
前記素子活性領域の表面にゲート酸化膜を形成した後、ゲート及び第1キャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、
露出した前記素子活性領域に、前記半導体基板の導電型と反対の第2導電型の不純物領域を形成し、前記ゲートの側面に側壁を形成する工程と、
前記不純物領域上に、前記キャップ絶縁層及び前記側壁を覆うように、不純物がドープされた多結晶シリコン層を形成した後、前記キャップ絶縁層が露出するまでエッチバックを行うことにより、前記半導体基板上の前記ゲート間に前記不純物領域とコンタクトした伝導層を形成する工程と、
前記伝導層をパターニングすることにより、前記不純物領域とコンタクトし、その一部は前記不純物領域上から前記フィールド絶縁層に延びて位置する第1プラグを形成する工程と、
前記半導体基板上に酸化シリコン層又はSOG層を形成した後、前記プラグが露出するまでエッチバックを行うことにより、前記半導体基板上に、前記ゲート間の前記第1プラグが形成されない部分に第1層間絶縁層を形成する工程と、
前記第1キャップ絶縁層上に、前記第1プラグを覆うように第2層間絶縁層を形成した後パターニングすることにより、前記第1プラグのうち前記フィールド絶縁層に延びた部分を露出させる工程と、
前記第2層間絶縁層上に、前記第1プラグが露出した部分とコンタクトしたビットラインと第2キャップ絶縁層とを形成する工程と、
前記ビットラインの側面に側壁を形成するとともに、前記第2層間絶縁層のエッチングにより、前記第1プラグを露出させる工程と、
前記露出した第1プラグとコンタクトした第2プラグを形成する工程とを実施することを特徴とする半導体装置の製造方法。 - 前記第2層間絶縁層を形成する前に、前記第1プラグ上に低抵抗層を形成する工程を、更に実施することを特徴とする請求項16記載の半導体装置の製造方法。
- 前記低抵抗層を、タングステン(W)、チタニウム(Ti)、タンタル(Ta)、モリブデン(Mo)及びコバルト(Co)のうちのいずれかの高融点金属をサリサイド化することによって形成することを特徴とする請求項17記載の半導体装置の製造方法。
- 前記第2プラグを形成する工程は、
第1及び第2キャップ絶縁層上にドープされた多結晶シリコンを、前記第1プラグとコンタクトするように蒸着し、前記第2キャップ絶縁層が露出するまでエッチバックすることにより前記伝導層を形成する段階と、
前記伝導層を前記第1プラグ上のみに残留するようにパターニングすることにより、前記第2プラグを形成する段階とを含むことを特徴とする請求項16記載の半導体装置の製造方法。
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