JPH0645534A - 集積回路構成体及び製造方法 - Google Patents

集積回路構成体及び製造方法

Info

Publication number
JPH0645534A
JPH0645534A JP5072620A JP7262093A JPH0645534A JP H0645534 A JPH0645534 A JP H0645534A JP 5072620 A JP5072620 A JP 5072620A JP 7262093 A JP7262093 A JP 7262093A JP H0645534 A JPH0645534 A JP H0645534A
Authority
JP
Japan
Prior art keywords
well
semiconductor substrate
mask
forming
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5072620A
Other languages
English (en)
Inventor
Frank A Bryant
エイ． ブライアント フランク
Tsiu C Chan
シー． チャン ツィウ
Kuei-Wu Huang
ファン クェイ−ウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics Inc
Publication of JPH0645534A publication Critical patent/JPH0645534A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】 （修正有） 【目的】Ｎ型ウエルとＰ型ウエルとを有しておりＮ型ウ
エルの上表面とＰ型ウエルの上表面とが同一面状である
集積回路構成体及びその製造方法を提供する。 【構成】異方性エッチングを行なって、半導体ウエハ２
０に複数組の整合キー２６を形成する。これら整合キー
２６のセットは、いずれか特定の集積回路に対する基板
の一部ではない半導体ウエハ２０の部分に形成すること
が可能である。これらの整合キー２６のセット、との整
合により同一面上のツインウェルが作成でき、露光焦点
合せを最小としている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、集積回路技術に
関するものであって、更に詳細には、集積回路構成体及
びその製造方法に関するものである。
【０００２】
【従来の技術】自己整合型ツインウエル形成プロセス
は、従来のＣＭＯＳ集積回路製造過程において使用され
るプロセスである。このプロセスにおいては、半導体基
板内への１導電型の不純物を注入する期間中に、バリア
層がマスクとして使用される。半導体基板の露出領域に
熱酸化物を形成し、且つ次いでバリア層を除去する。こ
の熱酸化物は、第二導電型の不純物の注入期間中にマス
クとして使用される。この熱酸化物を除去し、且つ集積
回路を加熱して基板内にツインウエルを形成する。当該
技術において公知の如く、熱酸化物を形成することによ
り、半導体基板の一部が酸化される。従って、半導体基
板の表面は、熱酸化物が除去されると、その平坦性を喪
失する。一方のウエルの上表面は他方のウエルの上表面
よりも低くなる。
【０００３】平坦性が失われることは、例えばツインウ
エルの表面上にゲート電極を形成する場合等の爾後の処
理ステップにおいて問題となる。ツインウエルの表面は
同一面状ではないので、ゲート電極のパターン形成期間
中に、マスク焦点合わせ問題が発生する。このことは、
ゲート電極の臨界的寸法を異なるものとさせる。当該技
術において公知の如く、これらの焦点合わせ問題は、製
造される集積回路に関して多数の問題を発生させる。
【０００４】
【発明が解決しようとする課題】従って、本発明は、半
導体基板に同一面状の表面を有するツインウエルを形成
する方法を提供することを目的とする。更に、本発明は
製造方法を著しく複雑化させることのない製造方法及び
その方法により製造される半導体構成体を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明によれば、Ｎ型ウ
エルとＰ型ウエルとを有しておりＮ型ウエルの上表面と
Ｐ型ウエルの上表面とが同一面状である集積回路を製造
する方法及び集積回路構成体が提供される。
【０００６】本発明方法によれば、集積回路上に絶縁層
を形成する。形成すべき第一ウエルの位置を画定するた
めに、該絶縁層上に第一マスク層を形成する。集積回路
の半導体基板内に第一導電型の不純物を注入して第一領
域を形成する。第一マスク層を除去し、且つ絶縁層上に
第二マスク層を形成して形成すべき第二ウエルの位置を
画定する。第二導電型の不純物を集積回路の半導体基板
内に注入し第二領域を形成する。次いで、第二マスク層
を除去する。集積回路を加熱して、第一及び第二領域を
更に基板内深くにドライブさせ第一ウエル及び第二ウエ
ルを形成する。所望により、最初に半導体ウエハ上に絶
縁物質層を形成し、次いで整合キーのセットの位置を画
定するためにマスク物質層を形成し、半導体ウエハを異
方性エッチングすることにより整合キーのセットを形成
することにより、半導体ウエハ内に整合キーのセットを
形成することが可能である。これらの整合キーのセット
は、いずれかの特定の集積回路に対する基板の一部を構
成するものでない半導体ウエハの部分に形成することが
可能である。
【０００７】
【実施例】以下に説明する処理ステップ及び構成は、集
積回路を製造するための完全な処理の流れを構成するも
のではない。本発明は、当該技術分野において現在使用
されている集積回路製造技術に関連して実施することが
可能なものであり、従って、本発明の重要な特徴をより
良く理解するのに必要な処理ステップについて重点的に
説明する。尚、集積回路製造方法の処理過程における集
積回路の断面の一部を示した添付の図面は縮尺通りに描
いたものではなく、本発明の重要な特徴を示すために適
宜拡縮して示してある。
【０００８】図１は従来の集積回路構成体及びその製造
方法を示した集積回路の一部断面を示した概略図であ
る。半導体基板１０上に集積回路を構築する。半導体基
板１０内に不純物が注入されており、Ｎ型ウエル１２及
びＰ型ウエル１４を形成している。通常、これらのツイ
ンウエルは、Ｎ型不純物（不図示）の注入期間中に、Ｐ
型ウエルをマスクするためのパターン形成した窒化物層
を使用して形成される。次いで、酸化物層を半導体基板
１０の露出部分上に成長させ、且つＰ型ウエル（不図
示）に対するＰ型不純物の注入期間中にマスクとして使
用する。
【０００９】当業者にとって明らかな如く、熱酸化物を
形成することにより、半導体基板１０の一部も酸化され
る。従って、半導体基板１０の表面はその平坦性を喪失
する。その熱酸化物を除去した後においては、Ｎ型ウエ
ルの表面はＰ型ウエルの表面よりも低い位置となる。こ
の平坦性の喪失は、以下に説明する如く、爾後の処理ス
テップにおいて問題となる。
【００１０】Ｎ型ウエル１２とＰ型ウエル１４との間及
びそれらの部分の中にフィールド酸化物領域１５を形成
する。フィールド酸化物領域１５は、シリコンの局所的
酸化または当該技術において公知のその他の技術を使用
してフィールド酸化物領域１５を形成することが可能で
ある。次いで、Ｎ型ウエル１２の表面上にゲート電極１
６を形成する。ゲート電極１８をＰ型ウエル１４の表面
上に形成する。表面は平坦ではないので、マスク焦点合
わせ問題が発生する。典型的に、光学系の焦点深度は、
ゲート電極１６と１８との間の高さの違いにより著しく
減少されている。従って、ゲート電極１６及び１８の両
方の位置においてホトレジスト層を正確に露光するため
にマスクを正確に焦点合わせさせることは不可能であ
る。このことは臨界的寸法の差異を発生させ、且つゲー
ト電極１６及び１８がマスクにより画定される所定のパ
ターンとは異なるものとさせる。
【００１１】図２乃至７は、本発明の好適な実施例に基
づいて集積回路を製造方法及び集積回路構成体を示した
部分的概略断面図である。図２を参照すると、半導体ウ
エハ２０上に絶縁物質層２２が形成されている。この絶
縁物質層２２は、典型的に、熱酸化物である。当業者に
とって明らかな如く、絶縁物質層２２を形成することは
オプションである。集積回路上にマスク物質層２４を付
着形成し且つパターン形成して整合キー２６のセット
（複数組）の位置を画定する。
【００１２】異方性エッチングを行なって、半導体ウエ
ハ２０に複数組の整合キー２６を形成する。これら整合
キー２６のセットは、いずれか特定の集積回路に対する
基板の一部ではない半導体ウエハ２０の部分に形成する
ことが可能である。所望により、これらの整合キー２６
のセットは、集積回路のために使用される半導体ウエハ
２０の部分の上に形成することが可能である。次いで、
マスク物質層２４及び絶縁物質層２２を除去する。
【００１３】図３は、典型的には熱酸化物である絶縁層
２８を集積回路の半導体基板３０の上に形成した後の集
積回路の状態を示している。絶縁層２８は約６５０Åの
厚さである。第一マスク層３２を絶縁層２８上に付着形
成し、且つパターン形成して第一ウエルの位置３４を画
定する。この第一マスク層３２は、好適には、ホトレジ
ストであり、且つ第一マスク層３２を露出させるために
使用されるマスクを露光の前に整合キー２６のセットと
整合させることが可能である。次いで、半導体基板３０
内にＮ型不純物３６を注入し第一領域を形成する。好適
実施例においては、Ｎ型不純物３６は燐であるが、その
他の物質を使用することも可能である。図４を参照する
と、第一マスク層３２を除去する。Ｎ型領域３８は半導
体基板３０内に示されている。
【００１４】図５は、絶縁層２８の上に第二マスク層４
０を付着形成し且つパターン形成して第二ウエルの位置
４２を画定した後の集積回路を示している。第二マスク
層４０は、好適には、ホトレジストであり、且つ第二マ
スク層４０を露出させるために使用されるマスクは、露
光の前に整合キー２６のセットと整合させることが可能
である。Ｐ型不純物４４を半導体基板３０内に注入して
第二領域を形成する。好適実施例においては、Ｐ型不純
物４４はボロンであるが、その他の物質を使用すること
も可能である。
【００１５】図６を参照すると、第二マスク層４０を除
去する。Ｎ型領域３８及びＰ型領域４６は半導体基板３
０内に示されている。次いで、本集積回路を加熱して半
導体基板３０内にＮ型ウエルとＰ型ウエルとを形成す
る。当業者にとって理解される如く、Ｎ型ウエル及びＰ
型ウエルの形成に関する上述したシーケンスは臨界的な
ものではなくスイッチさせることが可能である。
【００１６】図７はＮ型ウエル４８とＰ型ウエル５０と
の間で且つそれらの一部の中にフィールド酸化物領域５
２を形成した後の集積回路を示している。フィールド酸
化物領域５２は、シリコンの局所酸化又は当該技術分野
において公知のその他の技術を使用して形成することが
可能である。これで、集積回路を更なる処理ステップを
行うための準備がなされる。
【００１７】本発明は、同一面状のツインウエルを有す
る集積回路を製造する方法を提供している。本方法は、
露光焦点合わせ問題を最小としている。更に、集積回路
の平坦性を改善しており、従ってステップカバレッジ即
ち段差被覆の問題を緩和している。フィールド酸化物領
域を形成するために使用する技術がフィールド酸化物の
比較的平坦な領域を形成するものであるような場合に
は、ゲート及びゲート酸化膜を形成する前においては集
積回路の表面は非常に平坦なものである。
【００１８】整合キーのセットを形成することにより容
易に整合を与えることが可能である。当該技術分野にお
いて公知の如く、種々の形状及び寸法のキーを使用する
ことが可能であり、且つアライメント即ち整合は凹設し
た区域の端部を使用して行われる。従って、Ｎ型ウエル
とＰ型ウエルとの間のエッジ画定の喪失は有害なもので
はない。
【００１９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来の集積回路構成体及びその製造方法を示
した概略断面図。
【図２】 本発明の好適実施例に基づいて集積回路構成
体を製造する方法の一段階における状態を示した概略断
面図。
【図３】 本発明の好適実施例に基づいて集積回路構成
体を製造する方法の一段階における状態を示した概略断
面図。
【図４】 本発明の好適実施例に基づいて集積回路構成
体を製造する方法の一段階における状態を示した概略断
面図。
【図５】 本発明の好適実施例に基づいて集積回路構成
体を製造する方法の一段階における状態を示した概略断
面図。
【図６】 本発明の好適実施例に基づいて集積回路構成
体を製造する方法の一段階における状態を示した概略断
面図。
【図７】 本発明の好適実施例に基づいて集積回路構成
体を製造する方法の一段階における状態を示した概略断
面図。
【符号の説明】
１０ 半導体基板 １２ Ｎ型ウエル １４ Ｐ型ウエル １５ フィールド酸化物領域 １６，１８ ゲート電極 ２０ 半導体ウエハ ２２ 絶縁物質層 ２４ マスク物質層 ２６ 整合キー ２８ 絶縁層 ３０ 半導体基板 ３２ 第一マスク層 ３６ Ｎ型不純物 ３８ Ｎ型領域 ４０ 第二マスク層 ４４ Ｐ型不純物
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ツィウ シー． チャン アメリカ合衆国， テキサス 75006， カーロルトン， キャメロ ドライブ 1663 (72)発明者 クェイ−ウ ファン アメリカ合衆国， テキサス 75063， アービング， ウエスト バレイ ランチ パークウエイ 9825， ナンバー 1220

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】 集積回路の製造方法において、 半導体基板上に絶縁層を形成し、 前記半導体基板内に形成すべき第一ウエルの位置を画定
    するために前記絶縁層の一部の上に第一マスク層を形成
    し、 前記第一ウエルが形成される箇所において前記半導体基
    板内に第一領域を形成し、 前記第一マスク層を除去し、 前記半導体基板内に形成すべき第二ウエルの位置を画定
    するために前記絶縁層の一部の上に第二マスク層を形成
    し、 前記第二ウエルを形成する箇所において前記半導体基板
    内に第二領域を形成し、 前記第二マスク層を除去する、 上記各ステップを有することを特徴とする方法。
  2. 【請求項２】 請求項１において、前記絶縁層を形成す
    るステップの前に、 整合キーのセットの位置を画定するために半導体基板上
    にマスク物質層を形成し、 前記整合キーのセットを形成するために前記半導体ウエ
    ハの一部の中にエッチングし、 前記マスク物質層を除去する、 上記各ステップを実施することを特徴とする方法。
  3. 【請求項３】 請求項２において、前記マスク物質層を
    形成する前に、前記半導体ウエハ上に絶縁物質層を形成
    することを特徴とする方法。
  4. 【請求項４】 請求項３において、前記絶縁層を形成す
    るステップが、前記半導体ウエハ上に熱成長酸化物を形
    成することを特徴とする方法。
  5. 【請求項５】 請求項２において、前記マスク物質層を
    形成するステップが、前記整合キーのセットの位置を画
    定するために、ホトレジストマスクを付着形成すると共
    にパターン形成することを特徴とする方法。
  6. 【請求項６】 請求項２において、前記半導体ウエハの
    一部の中にエッチングするステップが、前記半導体ウエ
    ハを異方性エッチングすることを特徴とする方法。
  7. 【請求項７】 請求項２において、前記整合キーのセッ
    トを、集積回路の一部でない半導体基板の部分に形成す
    ることを特徴とする方法。
  8. 【請求項８】 請求項１において、前記絶縁層を形成す
    るステッップが、前記半導体基板上に熱成長酸化物を形
    成することを特徴とする方法。
  9. 【請求項９】 請求項１において、前記第一マスク層を
    形成するステップが、前記半導体基板内に形成すべき第
    一ウエルの位置を画定するために、ホトレジストマスク
    をパターン形成することを特徴とする方法。
  10. 【請求項１０】 請求項９において、前記半導体基板内
    に形成すべき第一ウエルの位置を画定するために、前記
    ホトレジストマスクをパターン形成する前に、前記ホト
    レジストマスクを前記整合キーのセットと整合させるこ
    とを特徴とする方法。
  11. 【請求項１１】 請求項１において、前記第一領域を形
    成するステップが、前記半導体基板内に第一導電型の不
    純物を注入することを特徴とする方法。
  12. 【請求項１２】 請求項１１において、前記第一導電型
    の不純物が燐を有することを特徴とする方法。
  13. 【請求項１３】 請求項１において、前記第二マスク層
    を形成するステップが前記半導体基板内に形成すべき第
    二ウエルの位置を画定するために、ホトレジストマスク
    をパターン形成することを特徴とする方法。
  14. 【請求項１４】 請求項１３において、前記半導体基板
    内に形成すべき第二ウエルの位置を画定するために、前
    記ホトレジストマスクをパターン形成する前に、前記ホ
    トレジストマスクを前記整合キーのセットと整合させる
    ことを特徴とする方法。
  15. 【請求項１５】 請求項１において、前記第二領域を形
    成するステップが、前記半導体基板内に第二導電型の不
    純物を注入することを特徴とする方法。
  16. 【請求項１６】 請求項１５において、前記第二導電型
    の不純物がボロンを有することを特徴とする方法。
  17. 【請求項１７】 請求項１において、更に、前記半導体
    基板内に第一ウエル及び第二ウエルを形成するために前
    記集積回路を加熱することを特徴とする方法。
  18. 【請求項１８】 請求項１において、更に、前記第一ウ
    エル及び第二ウエルの間及びそれらの部分の中にフィー
    ルド酸化物領域を形成するステップを有することを特徴
    とする方法。
  19. 【請求項１９】 集積回路の製造方法において、 半導体ウエハ上に絶縁物質層を形成し、 整合キーのセットの位置を画定するために前記絶縁物質
    層上にマスク物質層を形成し、 整合キーのセットを形成するために前記半導体ウエハの
    一部の中にエッチングし、 前記マスク物質層を除去し、 半導体基板を被覆して前記絶縁物質層上に絶縁層を形成
    し、 前記半導体基板内に形成すべき第一ウエルの位置を画定
    するために前記絶縁層の一部の上に第一マスク層を形成
    し、 第一ウエルが形成される箇所に第一領域を形成するため
    に前記半導体基板内に第一導電型の不純物を注入し、 前記第一マスク層を除去し、 前記半導体基板内に形成すべき第二ウエルの位置を画定
    するために前記絶縁層の一部の上に第二マスク層を形成
    し、 前記第二ウエルを形成すべき箇所に第二領域を形成する
    ために前記半導体基板内に第二導電型の不純物を注入
    し、 前記第二マスク層を除去する、 上記各ステップを有することを特徴とする方法。
  20. 【請求項２０】 請求項１９において、前記絶縁物質層
    を形成するステップが、前記半導体基板上に熱成長酸化
    物を形成することを特徴とする方法。
  21. 【請求項２１】 請求項１９において、前記マスク物質
    層を形成するステップが、前記整合キーのセットの位置
    を画定するためにホトレジストマスクを付着形成すると
    共にパターン形成することを特徴とする方法。
  22. 【請求項２２】 請求項１９において、前記半導体ウエ
    ハの一部の中にエッチングするステップが、前記半導体
    ウエハを異方性エッチングすることを特徴とする方法。
  23. 【請求項２３】 請求項１９において、前記整合キーの
    セットが集積回路の一部ではない半導体ウエハの一部に
    形成することを特徴とする方法。
  24. 【請求項２４】 請求項１９において、前記絶縁層を形
    成するステップが、前記半導体基板を被覆する前記絶縁
    物質層上に熱成長酸化物を形成することを特徴とする方
    法。
  25. 【請求項２５】 請求項１９において、前記マスク層を
    形成するステップが、前記半導体基板内に形成すべき第
    一ウエルの位置を画定するためにホトレジストマスクを
    付着形成すると共にパターン形成することを特徴とする
    方法。
  26. 【請求項２６】 請求項２５において、前記半導体基板
    内に形成すべき第一ウエルの位置を画定するために、前
    記ホトレジストマスクをパターン形成する前に前記ホト
    レジストマスクを前記整合キーのセットと整合させるこ
    とを特徴とする方法。
  27. 【請求項２７】 請求項１９において、前記第一導電型
    の不純物を注入するステップが、前記第一領域を形成す
    るために前記半導体基板内にＮ型不純物を注入すること
    を特徴とする方法。
  28. 【請求項２８】 請求項２７において、前記Ｎ型不純物
    が燐を有することを特徴とする方法。
  29. 【請求項２９】 請求項１９において、前記第二マスク
    層を形成するステップが、前記半導体基板内に形成すべ
    き第二ウエルの位置を画定するためにホトレジストマス
    クを付着形成すると共にパターン形成することを特徴と
    する方法。
  30. 【請求項３０】 請求項２９において、前記半導体基板
    内に形成すべき第二ウエルの位置を画定するために前記
    ホトレジストマスクをパターン形成する前に前記ホトレ
    ジストマスクを前記整合キーのセットと整合させること
    を特徴とする方法。
  31. 【請求項３１】 請求項１９において、前記第二導電型
    の不純物を注入するステップが、前記第二領域を形成す
    るために前記基板内にＰ型不純物を注入することを特徴
    とする方法。
  32. 【請求項３２】 請求項３１において、前記Ｐ型不純物
    がボロンを有することを特徴とする方法。
  33. 【請求項３３】 請求項１９において、更に、前記基板
    内に第一ウエル及び第二ウエルを形成するために集積回
    路を加熱するステップを有することを特徴とする方法。
  34. 【請求項３４】 請求項１９において、更に、前記第一
    ウエル及び第二ウエルの間及びそれらの部分の中にフィ
    ールド酸化物領域を成長させるステップを有することを
    特徴とする方法。
  35. 【請求項３５】 集積回路における構成体において、 Ｎ型ウエルが半導体基板内に形成されており、 Ｐ型ウエルが前記半導体基板内に形成されており、前記
    Ｎ型ウエル及びＰ型ウエルの上表面が同一面状であるこ
    とを特徴とする構成体。
  36. 【請求項３６】 請求項３５において、更に、整合キー
    のセットが半導体ウエハに形成されていることを特徴と
    する構成体。
  37. 【請求項３７】 請求項３６において、前記整合キーの
    セットが集積回路の一部を構成するものでない半導体ウ
    エハの部分に形成されていることを特徴とする構成体。
  38. 【請求項３８】 請求項３５において、更に、前記Ｎ型
    ウエルとＰ型ウエルとの間にフィールド酸化物領域が設
    けられていることを特徴とする構成体。
JP5072620A 1992-03-31 1993-03-31 集積回路構成体及び製造方法 Pending JPH0645534A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/860,980 US5300797A (en) 1992-03-31 1992-03-31 Coplanar twin-well integrated circuit structure
US860980 1992-03-31

Publications (1)

Publication Number Publication Date
JPH0645534A true JPH0645534A (ja) 1994-02-18

Family

ID=25334541

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5072620A Pending JPH0645534A (ja) 1992-03-31 1993-03-31 集積回路構成体及び製造方法

Country Status (3)

Country Link
US (1) US5300797A (ja)
EP (1) EP0564191A3 (ja)
JP (1) JPH0645534A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100762764B1 (ko) * 2005-03-10 2007-10-09 가부시키가이샤 리코 반도체 장치 및 그 반도체 장치의 제조 방법
KR100850121B1 (ko) * 2006-10-19 2008-08-04 동부일렉트로닉스 주식회사 얼라인 키를 이용한 반도체 소자의 웰 제조 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5411899A (en) * 1993-10-13 1995-05-02 At&T Corp. Transistor fabrication of a twin tub using angled implant
JP3404873B2 (ja) * 1994-03-25 2003-05-12 株式会社デンソー 半導体装置の製造方法
FR2724057B1 (fr) * 1994-08-26 1996-10-18 Alcatel Nv Procede de realisation d'un repere sur une plaquette notamment semiconductrice incluant une structure enterree
US5624857A (en) * 1995-04-14 1997-04-29 United Microelectronics Corporation Process for fabricating double well regions in semiconductor devices
JP3528350B2 (ja) * 1995-08-25 2004-05-17 ソニー株式会社 半導体装置の製造方法
US5670395A (en) * 1996-04-29 1997-09-23 Chartered Semiconductor Manufacturing Pte. Ltd. Process for self-aligned twin wells without N-well and P-well height difference
TW311273B (en) * 1996-09-26 1997-07-21 Holtek Microelectronics Inc Manufacturing method of high step alignment mark
CN1067801C (zh) * 1996-11-01 2001-06-27 联华电子股份有限公司 集成电路的制造方法
CN1053065C (zh) * 1996-11-04 2000-05-31 合泰半导体股份有限公司 集成电路的制造方法
US5688710A (en) * 1996-11-27 1997-11-18 Holtek Microelectronics, Inc. Method of fabricating a twin - well CMOS device
US5786260A (en) * 1996-12-16 1998-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a readable alignment mark structure using enhanced chemical mechanical polishing
US6017787A (en) * 1996-12-31 2000-01-25 Lucent Technologies Inc. Integrated circuit with twin tub
US5956564A (en) 1997-06-03 1999-09-21 Ultratech Stepper, Inc. Method of making a side alignment mark
JPH11329923A (ja) 1998-05-11 1999-11-30 Sony Corp 半導体装置の製造方法
US6297108B1 (en) * 2000-03-10 2001-10-02 United Microelectronics Corp. Method of forming a high voltage MOS transistor on a semiconductor wafer

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4684971A (en) * 1981-03-13 1987-08-04 American Telephone And Telegraph Company, At&T Bell Laboratories Ion implanted CMOS devices
DE3123031A1 (de) * 1981-06-10 1983-01-05 Siemens AG, 1000 Berlin und 8000 München Verfahren zur kennzeichnung von halbleiterchips und kennzeichenbarer halbleiterchip
JPH061826B2 (ja) * 1984-10-01 1994-01-05 オリンパス光学工業株式会社 固体撮像装置
JPS61139058A (ja) * 1984-12-11 1986-06-26 Seiko Epson Corp 半導体製造装置
US4632724A (en) * 1985-08-19 1986-12-30 International Business Machines Corporation Visibility enhancement of first order alignment marks
US4707455A (en) * 1986-11-26 1987-11-17 General Electric Company Method of fabricating a twin tub CMOS device
JPH01135033A (ja) * 1987-11-20 1989-05-26 Mitsubishi Electric Corp 半導体の製造方法
GB8907897D0 (en) * 1989-04-07 1989-05-24 Inmos Ltd Forming wells in semiconductor devices
JPH0393251A (ja) * 1989-09-06 1991-04-18 Nippon Inter Electronics Corp 半導体装置およびその製造方法
JPH0478123A (ja) * 1990-07-20 1992-03-12 Fujitsu Ltd 半導体装置の製造方法
DE4214302C2 (de) * 1991-05-03 2000-01-13 Hyundai Electronics Ind Verfahren zur Herstellung einer CMOS-Struktur mit Doppelwannen

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100762764B1 (ko) * 2005-03-10 2007-10-09 가부시키가이샤 리코 반도체 장치 및 그 반도체 장치의 제조 방법
US7504313B2 (en) 2005-03-10 2009-03-17 Ricoh Company, Ltd. Method for forming plural kinds of wells on a single semiconductor substrate
KR100850121B1 (ko) * 2006-10-19 2008-08-04 동부일렉트로닉스 주식회사 얼라인 키를 이용한 반도체 소자의 웰 제조 방법

Also Published As

Publication number Publication date
US5300797A (en) 1994-04-05
EP0564191A2 (en) 1993-10-06
EP0564191A3 (en) 1994-11-02

Similar Documents

Publication Publication Date Title
US4722910A (en) Partially self-aligned metal contact process
JPH0645534A (ja) 集積回路構成体及び製造方法
JP3701326B2 (ja) 集積回路の素子分離方法
JP4290983B2 (ja) 半導体タイリング構造体及びその製造方法
JPS63299144A (ja) パッド用酸化保護層でシールされたインターフェイス分離方法
JP3407023B2 (ja) 半導体装置の製造方法
JPH0828424B2 (ja) 半導体装置およびその製造方法
US20040106300A1 (en) Soft-landing etching method using doping level control
KR20010016691A (ko) 모스페트 소자의 제조 방법
KR0161432B1 (ko) 소자분리 영역의 면적을 감소시키기 위한 트랜지스터 제조방법
US5763316A (en) Substrate isolation process to minimize junction leakage
JPS60241261A (ja) 半導体装置およびその製造方法
JP3002964B2 (ja) バイポーラ半導体装置の製造方法
US6365945B1 (en) Submicron semiconductor device having a self-aligned channel stop region and a method for fabricating the semiconductor device using a trim and etch
KR0183718B1 (ko) 도전층을 포함하는 소자분리구조를 갖는 반도체장치의 제조방법
US5830796A (en) Method of manufacturing a semiconductor device using trench isolation
JP2741964B2 (ja) 半導体装置の製造方法
US6239478B1 (en) Semiconductor structure for a MOS transistor
JP2602142B2 (ja) 半導体装置の製造方法
JP4180809B2 (ja) 半導体装置の製造方法
JPS63185043A (ja) 半導体装置の製造方法
JPH10209450A (ja) 幅狭分離酸化膜プロセス
US6127717A (en) Totally self-aligned transistor with polysilicon shallow trench isolation
JP2749019B2 (ja) 半導体装置の製造方法
US20040188757A1 (en) Method for forming structures self-aligned with each other on a semiconductor substrate