CN1053065C - 集成电路的制造方法 - Google Patents
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Abstract
一种集成电路的制造方法，其是在硅半导体基板上制造集成电路元件的光刻技术对准标记的制造方法。主要是在覆盖双阱区域的氮化硅层完成之前，利用硅基板中央左右两侧各设置一个对准标记区域的方式，以进行对准，在氮化硅以后的层次，则恢复正常的十个对准标记区域的对准方式，以节省时间及维持制造加工的精确度。
Description
本发明关于一种集成电路的制造方法，特别是有关于金属氧化物半导体场效应晶本管(Metal-Oxide-Semiconductor Field Effect Transistor；MOSFET)中双阱区域(twin well)的光刻技术对准标记(Photolithographyalignment mark)的制造方法。
集成电路(IC)的制作，是利用光刻技术将所设计的电路布图(layout)的掩模图案转移到半导体晶片(semiconductor wafer)上。由于电路布图中有许多不同的层次(layer)，如何将每一层次中的图案，正确无误地曝光在所设计的区域，就必须要靠每一层次的对准标记(alignment mark)。目前商业化重复曝光机(stepper)的对准方式，共有两种，如图1所示。一种是如图1A所示，其主要是在晶片两侧各放一个对准标记(图中的十字图形)，如ASM公司即使用此法，所以以下叙述均简称为ASM法。另一种则是如图1B所示，将对准标记放置在每一小切片(die)晶片之间的通道上，此种方法被日本Nikon公司所采用，因此以下叙述均简称为Nikon法。
此二种习知的对准方式，均各有优缺点，现针对其特性，讨论如下：
ASM法：此法的优点是每片晶片(wafer)上，仅需对准两个全面性对准标记(Global Photolithographic Alignment Mark)，可节省对准所费的时间，提高生产线的产能(out put)。但其缺点为，需针对每一产品，多做一道第零层(Zero layer)的掩模，如此则将会增加生产成本。
(2)Nikon法：此法的优点是在各小切片(die)晶片的通道上均设有对准标记，以增加其对准的精确度，但相对的缺点是，需花费较长的时间量测十个对准标记区域(10field)取其平均位置来对准，如此则降低了生产线的产能，而且第一个层次必须经由蚀刻(etching)的过程，否则以后的层次没有对准标记可供对准之用。
本发明的主要目的在于提供一种生产成本低，效率较高的具有双阱(twin well)区域的金氧半场效应晶体管(MOSFET)的制造方法。其可同时包含ASM法与Nikon法对准方式的优点，以提高对后段工艺的临界范围(Critical Dimension，CD)值的监控，避免光学效应对元件图案(patterm)的影响。
本发明的另一目的在于提供一种具有二侧对准标记的集成电路的制造方法。其中晶片上中央左右两侧仅各设置一个对准标记(Alignment mark)，可以节省对准所需的时间，以增加生产的产量。
本发明的再一目的为提供一种杂质分布较为均匀的具有双阱(twin well)区域的金氧半场效应晶体管(MOSFET)的制造方法，分别于N型阱区及P型阱区先进行离子注入(ion implant)，接着，再利用高温热处理技术，将N型阱区及P型阱区的杂质进行注入的步骤，最后，再沉积一氮化硅层，如此则减少制造步骤，降低生产成本。
一种集成电路的制造方法，该集成电路的半导体基板内的双阱区包括N型阱区和P型阱区，包括以下步骤：
(a)沉积一氧化层于半导体基板上；
(b)在第零层上，利用N型阱掩模，仅曝光并蚀刻所述氧化层在所述半导体基板左右两侧各形成对准标记；
(c)将N型阱区域用所述对准标记对准；
(d)覆盖一层光致抗蚀剂遮蔽所述N型阱以外的区域；
(e)在所述硅基板内，注入N型杂质于所述的N型阱区域；
(f)去除步骤(d)的光致抗蚀剂；
(g)将P型阱区域用所述对准标记对准；
(h)覆盖另一层光致抗蚀剂遮蔽所述P型阱以外的区域；
(i)在所述硅基板内，注入P型杂质于所述的P型阱区域；
(j)去除步骤(h)的光致抗蚀剂；
(k)高温热处理，将P型阱及N型阱内的杂质注入；
(l)在所述氧化层上沉积一氮化硅层；
(m)覆盖一光致抗蚀剂，并将氮化硅层用所述对准标记对准。
所述的方法，其特征在于，在所述氮化硅层以下的集成电路制造步骤，依集成电路标准制造过程，回复到十个对准标记区域对准方式。
所述的方法，其特征在于，所述注入N型杂质是利用离子注入法注入磷离子，其离子注入能量介于150至170KeV之间，离子注入剂量介于8E12至1E13原子/平方公分之间。
所述的方法，其特征在于，在所述注入P型杂质是利用离子注入法注入硼离子，其离子注入能量介于80至100KeV之间，离子注入剂量介于6.5E12至8.5E12原子/平方公分之间。
附图简要说明：
图1为习知集成电路对准标记的放置方式。
图2为本发明双阱区域制造中对准标记的放置方式。
图3至图8为本发明的实施例的工艺剖面图(process crosssection)。
请参阅图2所示，为本发明第零层(Zero layer)对准标记的放置方式示意图，其位置与前述ASM法相似，仅在晶片中央左右两侧各放置一个对准标记6，如图2中的斜线部分，而且此对准标记是放置在N型阱(N-well)的掩模上，不需要制作另一片第零层掩模，第零层之后的N型阱(N-well)，p型阱(P-well)及氮化硅(Nitride)三个层次制造中，均只对准此二位置。
图3为形成第零层对准标记的工艺剖面图。在P型半导体硅晶片2上，长出一层厚度为250埃的氧化层4，再于所述氧化层4上，涂布一层光致抗蚀剂5，再利用传统的光刻技术，仅曝光图二中划斜线的两块区域，即可形成如图3中的全面对准标记6(global alignment mark)。
请再参阅图4所示，进行N型阱(N-well)区域的工艺。先涂布另一层光致抗蚀剂7，曝光后遮住N型阱以外的区域，然后进行N型杂质注入，所述的N型阱区域8，是利用离子注入法，将磷(P31)离子注入硅晶片2中，其离子注入能量介于150到170KeV之间，而离子注入剂量介于8E12到1E13原子/平方公分之间，完成之后，即将光致抗蚀剂(7)去除。
接着，请参阅图5，进行P型阱(P-well)区域的制造，其步骤为形成另一光阻图案10，将P型阱以外的区域盖住，然后以硼(B11离子进行离子注入以形成P型阱的区域12。其离子注入能量介于80至100KeV之间，而其离子注入剂量介于6.5E12至8.5E12原子/平方公分之间。完成之后，即将光阻图案10去除。
现在，请参阅图6，为高温热处理(anneal)将所述的P型阱及N型阱区域中的杂质进行注入(Drive in)的步骤。所述热处理的处理是在高温环境下进行，热处理之后，可使N型及P型杂质的分布情形达到设计中的正确分布。
接着，请参阅图7，其为进行沉积氮化硅的步骤。所述氮化硅膜14是利用化学气相沉积法(Chemical Vapor Deposition；CVD)，沉积于所述氧化层4上。
最后，请参阅图8，此时再于其上涂布一层光致抗蚀剂16，并利用光刻技术，将所述的氮化硅膜14制作出所需的图案，且利用本发明的对准方式将其对准。
在氮化硅膜以下的金氧半晶体管制造中，其对准方式因为氮化硅膜14经过蚀刻后已有全面对准记忆，则回复到前述Nikon法的取十个对准标记平均位置的对准方式，以得到较好的精确度。
从本发明的实施例中，可知，本发明集成电路中双阱区的对准方式具有下述效果：
第一，本发明可减少一块第零层(Zero layer)掩模的制作，以降低了生产成本。
第二，本发明在双阱区域完成前，仅需对准二个对准标记区域(2field)，虽然其精确度较差(约小于0.15μm)，但是由于P型阱，N型阱和氮化硅层的区域面积(feature size)都很大，故不会造成太大的影响，如此则可以节省对准所需的时间，增加生产线的产量。
以上所述为利用较佳实施例详细说明本发明，而非限制本发明的范围。
Claims (4)
1、一种集成电路的制造方法，该集成电路的半导体基板内的双阱区包括N型阱区和P型阱区，包括以下步骤：
(a)沉积一氧化层于半导体基板上；
(b)在第零层上，利用N型阱掩模，仅曝光并蚀刻所述氧化层在所述半导体基板左右两侧各形成对准标记；
(c)将N型阱区域用所述对准标记对准；
(d)覆盖一层光致抗蚀剂遮蔽所述N型阱以外的区域；
(e)在所述硅基板内，注入N型杂质于所述的N型阱区域；
(f)去除步骤(d)的光致抗蚀剂；
(g)将P型阱区域用所述对准标记对准；
(h)覆盖另一层光致抗蚀剂遮蔽所述P型阱以外的区域；
(i)在所述硅基板内，注入P型杂质于所述的P型阱区域；
(j)去除步骤(h)的光致抗蚀剂；
(k)高温热处理，将P型阱及N型阱内的杂质注入；
(l)在所述氧化层上沉积一氮化硅层；
(m)覆盖一光致抗蚀剂，并将氮化硅层用所述对准标记对准。
2、根据权利要求1所述的方法，其特征在于，在所述氮化硅层以下的集成电路制造步骤，依集成电路标准制造过程，回复到十个对准标记区域对准方式。
3、根据权利要求1所述的方法，其特征在于，所述注入N型杂质是利用离子注入法注入磷离子，其离子注入能量介于150至170KeV之间，离子注入剂量介于8E12至1E13原子/平方公分之间。
4、根据权利要求1所述的方法，其特征在于，在所述注入P型杂质是利用离子注入法注入硼离子，其离子注入能量介于80至100KeV之间，离子注入剂量介于6.5E12至8.5E12原子/平方公分之间。
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- 1996-11-04 CN CN96120661A patent/CN1053065C/zh not_active Expired - Fee Related
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