KR100319611B1 - 반도체 장치의 폴리사이드 형성방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 폴리사이드 형성방법에 관한 것으로, 종래 반도체 장치의 폴리사이드 형성방법은 폴리실리콘과 텅스텐실리사이드를 증착한 후, 식각공정을 수행하여 상기 텅스텐실리사이드 막의 내부 위치에 따른 실리콘과 텅스텐 조성비의 불균일에 의해 라인 프로파일이 불균일해지고, 저항도 상대적으로 큰 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 상기 폴리실리콘과 텅스텐실리사이드를 증착한 후, 열처리과정을 통해 상기 텅스텐실리사이드 내의 위치에 따른 텅스텐과 실리콘의 조성비를 균일하게 한 후, 식각공정을 통해 폴리사이드를 형성함으로써, 그 폴리사이드의 라인프로파일을 균일하게 형성함과 아울러 저항을 낮추는 효과가 있다.
Description
본 발명은 반도체 장치의 폴리사이드 형성방법에 관한 것으로, 특히 텅스텐 실리사이드의 열처리를 통해 텅스텐과 실리콘의 원자결합상태를 테트라고날 (TETRAGONAL)로 변환하여 실리콘의 확산에 의해 계면에서의 조성비를 일정하게 유지시켜 특성을 향상시킬 수 있는 반도체 장치의 폴리사이드 형성방법에 관한 것이다.
일반적으로, 반도체 장치에서 저저항의 배선물질로 사용되는 폴리사이드 (POLYCIDE)는 도핑된 폴리실리콘과 텅스텐실리사이드의 적층구조를 칭하는 단어로, 소자의 소형화 집적화가 진행되면서 반도체 장치의 배선에서는 필수적인 구성이 되었으며, 반도체 메모리의 워드라인과 비트라인 제조공정에 사용되고 있다. 또한 그 제조공정은 크게 폴리사이드를 보호하는 보호층이 있는 경우와 보호층이 없는 경우로 나누어 생각할 수 있으며 이와 같은 종래 반도체 장치의 폴리사이드 형성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1c는 종래 보호층이 있는 폴리사이드 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 도핑된 폴리실리콘(2), 텅스텐실리사이드(3), 산화막(4), 질화막(5)을 순차적으로 증착하는 단계(도1a)와; 상기 질화막(5)의 상부에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 워드라인으로 사용될 게이트패턴을 형성하는 단계(도1b)와; 상기 게이트패턴이 형성된 포토레지스트(PR)를 식각마스크로 사용하는 식각공정으로 상기 적층된 질화막(5), 산화막(4), 텅스텐실리사이드(3), 도핑된 폴리실리콘(2)을 순차적으로 식각하여, 상부가 산화막(4)과 질화막(5)에 의해 보호되는 폴리사이드(2,3)를 형성하고, 상기 포토레지스트 패턴(PR)을 제거하는 단계(도1c)로 구성된다.
이하, 상기와 같은 종래 반도체 장치의 폴리사이드 형성방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 셀트랜지스터의 게이트로 사용될 폴리사이드를 형성하기 위해 도핑된 폴리실리콘(2), 텅스텐실리사이드(3), 산화막(4), 질화막(5)을 순차적으로 증착한다. 이때, 산화막(4)과 질화막(5)을 증착하는 이유는 상기 도핑된 폴리실리콘(2)과 텅스텐실리사이드(3) 적층구조인 폴리사이드 형성 후, 소스 및 드레인 형성공정 등에 사용되는 이온주입공정으로 부터 상기 폴리사이드를 보호하기 위한 것이다.
또한, 상기 텅스텐실리사이드(3)의 내에의 위치에 따라서 텅스텐과 실리콘의 조성비의 차이를 보인다, 즉 도핑된 폴리실리콘(2)과의 계면, 막중간, 표면의 위치에서 조성비가 차이를 보이게 된다. 이는 텅스텐실리사이드(3) 형성시 스트레스의 저하를 목적으로 하는 SiH2Cl2가스에 의한 것으로, 실리콘의 조성비가 표면측에서 더 높게된다. 이와 같은 조성비의 차이는 상기 산화막(4)과 질화막(5)을 증착하는 과정에서 온도분위기가 680~770℃인 상태에서 증착되므로, 열처리 효과를 나타내어 상기 텅스텐실리사이드(3)의 내부에서 실리콘의 확산이 일어나 부분간의 조성비차가 완만하게 조정된다.
이와 같은 실리콘의 확산과정외에 텅스텐원자와 실리콘원자의 결합상태가 헥사고날(HEXAGONAL) 구조에서 테트라고날(TETRAGONAL)구조로 변환되고, 이 구조의 변환에 의해 저항값은 더 낮아지게 된다.
그 다음, 도1b에 도시한 바와 같이 상기 증착된 질화막(5)의 상부에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 질화막(5)의 상부일부에 위치하는 게이트 패턴을 형성한다.
그 다음, 도1c에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로, 상기 증착된 질화막(5), 산화막(4), 텅스텐실리사이드(3), 도핑된 폴리실리콘(2)을 식각하여 기판(1)의 소정위치에 위치하는 게이트인 도핑된 폴리실리콘(2)과 텅스텐실리사이드(3) 적층구조 폴리사이드를 형성하고, 그 폴리사이드를 보호하는 산화막(4)과 질화막(5)을 형성하게 된다.
그러나, 상기와 같이 폴리사이드의 보호를 목적으로, 고온에서 산화막과 질화막을 증착하지 않고, 직접 도핑된 폴리실리콘과 텅스텐실리사이드를 식각하여 폴리사이드를 형성하는 경우에는 텅스텐실리사이드의 내부에서 텅스텐과 실리콘의 조성비가 다르게 되고, 이에따라 식각 후 라인 프로파일이 불균일해 질수 있고, 저항이 상대적으로 높게된다.
도2a 내지 도2c는 상기 폴리사이드를 보호하는 보호층이 없는 폴리사이드 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 도핑된 폴리실리콘(2)과 텅스텐실리사이드(3)를 순차적으로 증착하는 단계(도2a)와; 상기 텅스텐실리사이드(3)의 상부에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 게이트 패턴을 형성하는 단계(도2b)와; 상기 포토레지스트(PR) 패턴을 식각마스크로 하는 식각공정으로 상기 텅스텐실리사이드(3)와 도핑된 폴리실리콘(2)을 식각하여 폴리사이드를 형성하는 단계(도2c)로 이루어지며, 상기한 바와 같이 특별한 열처리공정 또는 고온에서의 막증착공정이 생략된 체로 식각에 의해 폴리사이드를 형성하여, 실리콘의 조성비가 적은 도핑된 폴리실리콘(2)과의 계면측 텅스텐실리사이드(3)가 더 많이 식각된다.
상기한 바와 같이 종래 반도체 장치의 폴리사이드 형성방법은 폴리사이드를 보호하는 질화막과 산화막을 형성하지 않는 경우 열처리공정 없이 증착 및 식각공정으로 폴리사이드를 형성함으로써, 텅스텐실리사이드 내의 실리콘과 텅스텐의 조성비의 불균일에 의해 식각의 불균일이 일어나 라인 프로파일이 저하되며, 저항값도 상대적으로 높아 소자의 특성을 저하시키는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 식각공정 이전에 열처리공정을 진행하여 텅스텐실리사이드 내의 실리콘과 텅스텐의 조성비를 균일하게 형성할 수 있는 반도체 장치의 폴리사이드 형성방법을 제공함에 그 목적이 있다.
도1a 내지 도1c는 종래 폴리사이드 보호층이 있는 경우의 반도체 장치의 폴리사이드 제조공정 수순단면도.
도2a 내지 도2c는 폴리사이드 보호층이 없는 경우의 종래 반도체 장치의 폴리사이드 제조공정 수순단면도.
도3a 내지 도3c는 폴리사이드 보호층이 없는 경우의 본 발명 반도체 장치의 폴리사이드 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:도핑된 폴리실리콘
3:텅스텐실리사이드
상기와 같은 목적은 도핑된 폴리실리콘과 텅스텐실리사이드를 순차적으로 증착한 후, 식각공정 이전에 열처리함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3a 내지 도3c는 본 발명 반도체 장치의 폴리사이드 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 도핑된 폴리실리콘(2)과 텅스텐실리사이드(3)를 증착하고, 열처리를 통해 상기 증착된 텅스텔실리사이드(3)의 실리콘과 텅스텐의 조성비를 균일하게 조정하는 단계(도3a)와; 포토레지스트(PR) 패턴을 상기 텅스텐실리사이드(3)의 상부에 형성하는 단계(도3b)와; 상기 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로, 상기 텅스텐실리사이드(3)와 도핑된 폴리실리콘(2)을 식각하여 폴리사이드를 형성한 후, 상기 포토레지스트(PR)를 제거하는 단계(도3c)로 구성된다.
이하, 상기와 같은 본 발명 반도체 장치의 폴리사이드 형성방법을 좀 더 상세히 설명한다.
먼저, 도3a에 도시한 바와 같이 기판(1)의 상부에 도핑된 폴리실리콘(2)을 증착하고, 그 폴리실리콘(2)의 상부에 텅스텐실리사이드(3)를 형성한다.
그 다음, 상기 폴리실리콘(2)과 텅스텐실리사이드(3)가 순차적으로 증착된 기판(1)을 열처리하여, 상기 텅스텐실리사이드(3) 내의 실리콘 원자를 상기 도핑된 폴리실리콘(2)과의 계면측으로 확산시켜, 그 텅스텐실리사이드(3) 막 내에서 실리콘과 텅스텐의 조성비를 균일하게 처리한다.이때의 열처리공정의 온도범위는 680 내지 770℃의 범위를 가지며, 이와 같은 고온의 열처리를 통해 상기 텅스텐실리사이드(3)의 결합구조는 테트라고날형의 결합구조를 나타내며, 실리콘과 텅스텐의 균일한 조성비를 얻을 수 있다.
그 다음, 도3b에 도시한 바와 같이 상기 텅스텐실리사이드(3)의 상부에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 게이트 패턴을 형성한다.
그 다음, 도3c에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 식각마스크로 하는 식각공정으로 상기 텅스텐실리사이드(3)와 그 하부의 도핑된 폴리실리콘(2)을 식각하여 폴리사이드를 형성한다.
이때, 상기 텅스텐실리사이드(3)는 열처리에 의해 그 막 내부의 위치에 관계없이 균일한 텅스텐과 실리콘의 조성비를 갖으므로, 종래와 같이 도핑된 폴리실리콘(2)과의 계면영역이 더 많이 식각되는 것을 방지할 수 있으며, 그 식각에 의해 형성된 패턴이 균일하게 된다. 즉, 라인 프로파일이 균일하게 형성된다.
상기한 바와 같이 본 발명 폴리사이드 형성방법은 보호층이 없는 폴리사이드를 형성하는 과정에서 막의 증착후, 식각공정 이전에 열처리를 통해 폴리사이드를 구성하는 텅스텐실리사이드 내의 실리콘과 텅스텐의 조성비를 균일하게 만들어, 식각 공정시 패턴을 균일하게 형성함으로써, 라인 프로파일을 균일하게 형성하고 텅스텐과 실리콘의 구조를 테트라고날의 형태로 만들어 폴리사이드의 저항을 줄일 수 있는 효과가 있다.
Claims (1)
- 기판 또는 특정한 박막의 상부에 도핑된 다결정실리콘과 텅스텐실리사이드를 순차적으로 증착하는 박막 증착단계와; 상기 도핑된 다결정실리콘과 텅스텐실리사이드가 증착된 기판을 680~770℃의 온도로 열처리하여, 결합구조를 테트라고날(TETRAGONAL)형으로 변경함과 아울러 실리콘과 텅스텐의 조성비를 균일하게 하는 열처리단계와; 사진식각공정을 통해 상기 증착된 텅스텐실리사이드와 도핑된 다결정실리콘을 패터닝하여 폴리사이드를 형성하는 사진식각단계로 이루어진 것을 특징으로 하는 반도체 장치의 폴리사이드 형성방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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