KR100588653B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 본 발명에서는 실리사이드 형성을 위한 일련의 열처리 공정이 본격적으로 진행되기 이전에 소오스·드레인 상에 형성된 실리사이드용 금속 박막층을 타겟으로 하여, 일련의 기판 보강이온 주입공정을 추가로 진행하고, 이 기판 보강이온이 실리사이드 절차에 소비된 반도체 기판측 실리콘 원자의 빈자리를 자연스럽게 보강할 수 있도록 가이드 함으로써, 실질적인 열처리 공정의 진행에 의해, 실리콘 원자들이 금속원자 쪽으로 다량 이동한다 하더라도, 소오스·드레인쪽 반도체 기판이 이와 무관하게, 일정 수준 이상의 실리콘 원자들을 정상적으로 보유할 수 있도록 유도한다.
이처럼, 본 발명의 체제 하에서, 실리콘 이온의 과량주입을 활용한 실리콘 원자의 확충을 통해, 소오스·드레인쪽 반도체 기판의 실리콘 원자 부족현상이 미리 차단되는 경우, 예컨대, 보이드, 크랙, 실리콘 스파이크 등과 같은 불량 펙터의 생성은 원천적으로 차단될 수 있게 되며, 결국, 최종 완성되는 반도체 소자는 일정 수준 이상의 품질을 자연스럽게 유지할 수 있게 된다.

Description

반도체 소자의 제조방법{Method for fabricating a semiconductor device}
도 1 내지 도 4는 종래의 기술에 따른 반도체 소자의 제조방법을 순차적으로 도시한 공정순서도.
도 5 내지 도 9는 본 발명에 따른 반도체 소자의 제조방법을 순차적으로 도시한 공정순서도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 좀더 상세하게는 실리사이드 형성을 위한 일련의 열처리 공정이 본격적으로 진행되기 이전에 소오스·드레인 상에 형성된 실리사이드용 금속 박막층을 타겟으로 하여, 일련의 기판 보강이온 주입공정을 추가로 진행하고, 이 기판 보강이온이 실리사이드 절차에 소비된 반도체 기판측 실리콘 원자의 빈자리를 자연스럽게 보강할 수 있도록 가이드 함으로써, 실질적인 열처리 공정의 진행에 의해, 실리콘 원자들이 금속원자 쪽으로 다량 이동한다 하더라도, 소오스·드레인쪽 반도체 기판이 이와 무관하게, 일정 수준 이상의 실리콘 원자들을 정상적으로 보유할 수 있도록 유도할 수 있는 반도체 소자의 제조방법에 관한 것이다.
통상, 종래의 체제 하에서, 반도체 소자는 도 1에 도시된 바와 같이, 반도체 기판(1)의 액티브 영역에 게이트 절연막(2) 및 폴리 게이트(3)를 형성시킨 후, 일련의 이온 주입 공정을 통해, 폴리 게이트(3) 주변의 엘디디(LDD:Lightly Doped Drain; 이하, "LDD"라 칭함) 예정영역(4a)에 일련의 불순물들을 저 농도로 이온 주입시키는 단계와, 도 2에 도시된 바와 같이, 폴리 게이트(3)의 측벽에 스페이서(5)를 형성시킨 후, 이 스페이서(5)를 마스크로 하여, 폴리 게이트(3) 주변의 소오스·드레인 예정영역(6a)에 일련의 불순물들을 고 농도로 이온 주입시키는 단계와, 앞의 각 구조물들이 형성된 반도체 기판(1)을 대상으로, 일련의 고온 어닐링 고정을 진행하여, 반도체 기판(1)에 주입되어 있던 불순물들의 확산을 유도하고, 이를 통해, 도 3에 도시된 바와 같은 완성된 형태의 LDD(4), 소오스·드레인(6)을 형성시키는 단계와, 일련의 스퍼터링 공정을 진행시켜, 소오스·드레인(6) 및 폴리 게이트(3)를 포함하는 반도체 기판의 전면에 금속 박막층(7a)을 형성시키는 단계와, 일련의 열처리 공정을 통해, 앞의 금속 박막층(7a)을 형성하는 금속원자 및 반도체 기판(1)을 형성하는 실리콘 원자를 반응시키고, 이를 통해, 도 4에 도시된 바와 같이, 소오스·드레인(6) 및 폴리 게이트(3)의 표면에 실리사이드층(7:Silicide layer)을 형성시키는 단계를 통해 제조된다.
이러한 종래의 체제 하에서, 앞서 언급한 바와 같이, 완성된 형태의 실리사이드층(7)을 형성시키기 위해서는 반도체 기판(1)을 열처리 하는 절차가 반드시 선행되어야 하는 바, 이러한 열처리 공정 하에서, 반도체 기판(1)을 형성하는 실리콘 원자, 예컨대, 소오스·드레인(6)쪽 반도체 기판(1)을 형성하는 실리콘 원자는 금 속 박막층(7a)을 형성하는 금속원자 쪽으로 빠르게 이동하여, 안정적으로 결합하는 메카니즘을 취하게 된다.
그런데, 이처럼, 소오스·드레인(6)쪽 반도체 기판(1)을 형성하는 실리콘 원자가 실리사이드층(7)의 형성을 위해 금속원자 쪽으로 다량 이동하게 되는 경우, 소오스·드레인(6)쪽 반도체 기판(1)은 어쩔 수 없이, 자신이 보유한 실리콘 원자가 다량 소모될 수밖에 없는 문제점을 감수할 수밖에 없게 된다.
이와 같이, 소오스·드레인(6)쪽 반도체 기판(1)을 형성하는 실리콘 원자가 금속원자 쪽으로 다량 이동하여, 해당 반도체 기판(1)측 실리콘 원자가 부족해진 상황에서, 최종의 실리사이드층(7)이 일련의 상전이 과정을 통해 형성되는 경우, 소오스·드레인(6)쪽 반도체 기판은 어쩔 수 없이, 실리사이드층(7)의 상전이 응력으로 인해, 자체 체적이 크게 수축되는 현상을 일으킬 수밖에 없게 되며, 결국, 소오스·드레인(6)쪽 반도체 기판의 곳곳에는 예컨대, 보이드(Void), 크랙(Crack), 실리콘 스파이크(Spike) 등과 같은 다양한 종류의 불필요한 불량 펙터가 생성될 수밖에 없게 된다.
이러한 각 불?? 펙터들은 추후 진행되는 후속공정에 지속적인 악영향을 미칠 수밖에 없게 되며, 결국, 앞의 불량 펙터들을 제거할 수 있는 별도의 조치가 취해지지 않는 한, 최종 완성되는 반도체 소자는 일정 수준 이상의 품질을 유지할 수 없게 된다.
따라서, 본 발명의 목적은 일련의 열처리 공정이 진행되기 이전에 소오스· 드레인 상에 형성된 실리사이드용 금속 박막층을 타겟으로 하여, 일련의 기판 보강이온 주입공정을 추가로 진행하고, 이 기판 보강이온이 실리사이드 절차에 소비된 반도체 기판측 실리콘 원자의 빈자리를 자연스럽게 보강할 수 있도록 가이드 함으로써, 실질적인 열처리 공정의 진행에 의해, 실리콘 원자들이 금속원자 쪽으로 다량 이동한다 하더라도, 소오스·드레인쪽 반도체 기판이 이와 무관하게, 일정 수준 이상의 실리콘 원자들을 정상적으로 보유할 수 있도록 유도하는데 있다.
본 발명의 다른 목적은 실리콘 이온의 과량주입을 활용한 실리콘 원자의 확충을 통해, 소오스·드레인쪽 반도체 기판의 실리콘 원자 부족현상을 차단하고, 이를 통해, 예컨대, 보이드, 크랙, 실리콘 스파이크 등과 같은 불량 펙터의 생성을 원천적으로 차단함으로써, 최종 완성되는 반도체 소자의 품질을 일정 수준 이상으로 향상시키는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명에서는 반도체 기판의 액티브 영역에 게이트 절연막 및 폴리 게이트를 형성시킨 후, 상기 폴리 게이트 주변의 LDD 예정영역에 일련의 불순물들을 저 농도로 이온 주입시키는 단계와, 폴리 게이트의 측벽에 스페이서를 형성시킨 후, 스페이서를 버퍼로 하여, 폴리 게이트 주변의 소오스·드레인 예정영역에 일련의 불순물들을 고 농도로 이온 주입시키는 단계와, 앞의 LDD 예정영역, 소오스·드레인 예정영역에 주입된 불순물들을 확산시켜, 일련의 LDD 및 소오스·드레인을 형성시키는 단계와, 앞의 폴리 게이트 및 소오스·드레인이 커버되도록 반도체 기판의 전면에 금속 박막층을 형성시키는 단계와, 폴리 게이트 영역을 PR 패턴을 이용하여 차폐시킨 후, 금속 박막층에 일련의 기판 보강이온 Si+를 주입시키는 단계와, 금속 박막층을 열처리 하여, 폴리 게이트 및 소오스·드레인의 표면에 실리사이드층을 형성시키는 단계의 조합으로 이루어지는 반도체 소자의 제조방법을 개시한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 반도체 소자의 제조방법을 좀더 상세히 설명하면 다음과 같다.
도 5에 도시된 바와 같이, 본 발명에서는 먼저, 일련의 열산화 공정, 저압 화학기상증착 공정 등을 선택적으로 진행시켜, 반도체 기판(11)의 전면에 일련의 게이트 절연막 베이스층을 형성시킨 후, 일련의 저압 화학기상증착 공정을 진행시켜, 게이트 절연막 베이스층의 상부에 다결정 실리콘층을 형성시키고, 그런 다음, 일련의 사진식각 공정을 통해, 게이트 절연막 베이스층 및 다결정 실리콘층을 일괄적으로 패터닝하여, 반도체 기판(11)의 액티브 영역에 게이트 절연막(12) 및 폴리 게이트(13)를 형성시킨다.
이어서, 본 발명에서는 반도체 기판(11)의 액티브 영역을 타겟으로, 일련의 이온 주입 공정을 진행시켜, 폴리 게이트(13) 주변의 LDD 예정영역(14a)에 일련의 불순물들을 저 농도로 이온 주입시킨다.
상술한 과정을 통해, LDD 예정영역(14a)에 일련의 불순물들이 저 농도로 이온 주입 완료되면, 본 발명에서는 일련의 저압화학기상증착 공정을 진행시켜, 폴리 게이트(13)를 커버하는 스페이서용 절연막을 반도체 기판의 전면에 형성시킨 후, 일련의 이방성 식각 특성을 갖는 건식 식각공정, 예컨대, 반응성 이온식각공정을 진행시켜, 도 6에 도시된 바와 같이, 폴리 게이트(13)의 측벽에 스페이서(15)를 형성시킨다.
이어서, 본 발명에서는 앞의 스페이서(15)를 버퍼 마스크로 하여, 일련의 이온 주입 공정을 진행시키고, 이를 통해, 폴리 게이트(13) 주변의 소오스·드레인 예정영역(16a)에 일련의 불순물들을 고 농도로 이온 주입시킨다.
상술한 과정을 통해, 폴리 게이트(13) 주변의 소오스·드레인 예정영역(16a)에 불순물들이 고 농도로 주입 완료되면, 본 발명에서는 앞의 각 구조물들이 형성된 반도체 기판(11)을 예컨대, 확산로로 이송시킨 후, 이 확산로 내에서, 일련의 고온 어닐링 공정을 진행시킴으로써, LDD 예정영역(14a), 소오스·드레인 예정영역(15a) 등에 주입되어 있던 불순물들의 확산을 유도한다.
결국, 상술한 어닐링 공정이 완료되면, 도 7에 도시된 바와 같이, 반도체 기판(11)의 액티브 영역에는 완성된 형태의 LDD(14), 소오스·드레인(16)이 형성된다.
이러한 기반환경이 갖추어진 상황에서, 본 발명에서는 예컨대, 스퍼터링 공정을 진행시켜, 폴리 게이트(13) 및 소오스·드레인(16)을 포함하는 반도체 기판(11)의 전면에 일련의 금속 박막층(17a), 예컨대, Ti 박막층을 형성시킨다.
그런 다음, 본 발명에서는 금속 박막층(17a)이 형성된 반도체 기판(11) 상에 감광막을 도포하고, 이 감광막을 노광 및 현상하여, 도 8에 도시된 바와 같이, 폴 리 게이트(13)를 중심으로, 반도체 기판(11)의 소오스·드레인(16)측 금속 박막층(17b)을 노출시키는(폴리 게이트(13) 및 스페이서(15) 영역을 차폐시키는) 감광막 패턴(20)을 형성시킨다. 이 경우, 감광막 패턴(20)은 폴리 게이트(13) 및 스페이서(15) 영역을 안정적으로 차폐시켜, 후술하는 기판 보강이온 주입 공정 시, 해당 기판 보강이온이 폴리 게이트(13) 및 스페이서(15)에 불필요하게 주입되는 현상을 미리 방지하는 역할을 수행한다.
위 과정을 통해, 반도체 기판(11)의 소오스·드레인(6)쪽 금속 박막층(17b)이 노출되면, 본 발명에서는 이를 타겟으로 일련의 이온 주입 공정을 진행시켜, 해당 금속 박막층(17b)의 내부에 일련의 기판 보강이온, 예컨대, Si+ 이온을 주입시킨다.
이어서, 본 발명에서는 감광막 패턴(20)을 제거시킨 후, 앞의 각 구조물들이 형성된 반도체 기판(11)을 대상으로, 일련의 열처리 공정을 진행시켜, 금속 박막층(17a)을 형성하는 금속원자 및 반도체 기판(11)을 형성하는 실리콘 원자를 반응시키고, 이를 통해, 도 9에 도시된 바와 같이, 소오스·드레인(16) 및 폴리 게이트(13)의 표면에 예컨대, SiTix 재질의 실리사이드층(17)을 형성시킨다.
상술한 바와 같이, 이러한 실리사이드층(17) 형성 체제 하에서, 예컨대, 소오스·드레인(16)쪽 반도체 기판(11)을 형성하는 실리콘 원자는 금속 박막층(17b)을 형성하는 금속원자, 예컨대, Ti 쪽으로 빠르게 이동하여, 이와 안정적으로 결합하는 메카니즘을 취하게 된다.
이때, 본 발명에서는 앞의 언급에서와 같이, 본격적인 열처리 공정이 진행되기 이전에 소오스·드레인(16) 상에 형성된 금속 박막층(17b)을 타겟으로 하여, 일련의 기판 보강이온, 예컨대, Si+ 이온 주입공정을 추가로 진행하였기 때문에, 본 발명의 체제 하에서, 실질적인 열처리 공정이 진행되고, 소오스·드레인(16)쪽 반도체 기판(11)을 형성하는 실리콘 원자가 금속 박막층(17b)을 형성하는 금속원자 쪽으로 빠르게 이동하는 현상이 발생된다 하더라도, 소오스·드레인(16)쪽 반도체 기판(11)은 기판 보강이온의 추가 보충작용에 의해, 일정 수준 이상의 실리콘 원자들을 정상적으로 보유할 수 있게 된다.
이처럼, 실리콘 이온의 과량주입을 활용한 실리콘 원자의 확충을 통해, 소오스·드레인(16)쪽 반도체 기판(11)의 실리콘 원자 부족현상이 미리 차단되는 경우, 예컨대, 보이드, 크랙, 실리콘 스파이크 등과 같은 불량 펙터의 생성은 원천적으로 차단될 수 있게 되며, 결국, 최종 완성되는 반도체 소자는 일정 수준 이상의 품질을 자연스럽게 유지할 수 있게 된다.
이후, 본 발명에서는 예컨대, 층간 절연막 형성공정, 콘택홀 형성공정, 금속배선 형성공정 등과 같은 후속공정 등을 연이어 진행시킴으로써, 일련의 반도체 소자 제조과정을 안정적으로 마무리한다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 실리사이드 형성을 위한 일련의 열처리 공정이 본격적으로 진행되기 이전에 소오스·드레인 상에 형성된 실리사이드용 금속 박막층을 타겟으로 하여, 일련의 기판 보강이온 주입공정을 추가 로 진행하고, 이 기판 보강이온이 실리사이드 절차에 소비된 반도체 기판측 실리콘 원자의 빈자리를 자연스럽게 보강할 수 있도록 가이드 함으로써, 실질적인 열처리 공정의 진행에 의해, 실리콘 원자들이 금속원자 쪽으로 다량 이동한다 하더라도, 소오스·드레인쪽 반도체 기판이 이와 무관하게, 일정 수준 이상의 실리콘 원자들을 정상적으로 보유할 수 있도록 유도한다.
이처럼, 본 발명의 체제 하에서, 실리콘 이온의 과량주입을 활용한 실리콘 원자의 확충을 통해, 소오스·드레인쪽 반도체 기판의 실리콘 원자 부족현상이 미리 차단되는 경우, 예컨대, 보이드, 크랙, 실리콘 스파이크 등과 같은 불량 펙터의 생성은 원천적으로 차단될 수 있게 되며, 결국, 최종 완성되는 반도체 소자는 일정 수준 이상의 품질을 자연스럽게 유지할 수 있게 된다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.

Claims (2)

  1. 반도체 기판의 액티브 영역에 게이트 절연막 및 폴리 게이트를 형성시킨 후, 상기 폴리 게이트 주변의 LDD(Lightly Doped Drain) 예정영역에 일련의 불순물들을 저 농도로 이온 주입시키는 단계와;
    상기 폴리 게이트의 측벽에 스페이서를 형성시킨 후, 상기 스페이서를 버퍼로 하여, 상기 폴리 게이트 주변의 소오스·드레인 예정영역에 일련의 불순물들을 고 농도로 이온 주입시키는 단계와;
    상기 LDD 예정영역, 소오스·드레인 예정영역에 주입된 상기 불순물들을 확산시켜, 일련의 LDD 및 소오스·드레인을 형성시키는 단계와;
    상기 폴리 게이트 및 소오스·드레인이 커버되도록 상기 반도체 기판의 전면에 금속 박막층을 형성시키는 단계와;
    상기 폴리 게이트 영역 및 상기 LDD 영역에 대해 기판 보강이온 Si+의 주입 영향이 감소되도록, 상기 폴리 게이트 영역 및 상기 스페이서 영역을 PR 패턴을 이용하여 차폐시킨 후, 상기 금속 박막층을 일련의 기판 보강이온 Si+를 주입시키는 단계와;
    상기 금속 박막층을 열처리 하여, 상기 폴리 게이트 및 소오스·드레인의 표면에 실리사이드층을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 삭제
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