JPS6151923A - ２つのポジテイブフオトレジスト層を重ねる方法 - Google Patents
２つのポジテイブフオトレジスト層を重ねる方法Info
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- JPS6151923A JPS6151923A JP60153900A JP15390085A JPS6151923A JP S6151923 A JPS6151923 A JP S6151923A JP 60153900 A JP60153900 A JP 60153900A JP 15390085 A JP15390085 A JP 15390085A JP S6151923 A JPS6151923 A JP S6151923A
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- Japan
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- resist layer
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- resist
- curing
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
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- Photosensitive Polymer And Photoresist Processing (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Materials For Photolithography (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は電子チップのような基板の上に形成された第
１のポジティブなフォトレジスト層の上に第２のポジテ
ィブなフォトレジスト層を形成する方法及びその方法に
従った半導体装置に関する。
１のポジティブなフォトレジスト層の上に第２のポジテ
ィブなフォトレジスト層を形成する方法及びその方法に
従った半導体装置に関する。
［発明の技術的背景］
このような方法は、゛ジャーナル オブ バキューム
サイエンス テクノロジー（：Ｊｏｕｒｎａｌ ｏｆゾ
ａｃｕｕｍ ５ｃｉｅｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ
”第２１巻、Ｎｏ、２１．１９８２年７月／り月号、
６７２頁ないし６７６頁、（アメリカン インステイチ
ュートΔブ フイジクス出版）の中の記事゛ハイ レゾ
ル−ジョン トリレベル レジスト （ｌｉｇｈ’Ｒｅ
５ｏｌｕｔｉｏｎ Ｔｒｉｌｅｖｅｌ″”Ｒｅ５ｔｓ
Ｑ” ニＪ： リ公知である。
サイエンス テクノロジー（：Ｊｏｕｒｎａｌ ｏｆゾ
ａｃｕｕｍ ５ｃｉｅｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ
”第２１巻、Ｎｏ、２１．１９８２年７月／り月号、
６７２頁ないし６７６頁、（アメリカン インステイチ
ュートΔブ フイジクス出版）の中の記事゛ハイ レゾ
ル−ジョン トリレベル レジスト （ｌｉｇｈ’Ｒｅ
５ｏｌｕｔｉｏｎ Ｔｒｉｌｅｖｅｌ″”Ｒｅ５ｔｓ
Ｑ” ニＪ： リ公知である。
ネガティブなフォトレジスト層を２つ重ねる場合は問題
はないが、ポジティブなフォトレジスト層の場合は問題
がある。しかし後者の層の方が写真蝕刻の分解能が良好
で、特に回路密度が比較的高い場合に有効である。
はないが、ポジティブなフォトレジスト層の場合は問題
がある。しかし後者の層の方が写真蝕刻の分解能が良好
で、特に回路密度が比較的高い場合に有効である。
ポジティブな）第１−レジスト層を他のポジティブなフ
ォトレジスト層へ積み重ねる公知の方法においては、こ
の２つの層が入り混じることを防ぐために中間層が導入
されている。中間層を用いずに、又第１のレジスト層が
チップの表面を平坦にする作用をする場合には、第１の
レジスト層の頂点に直接第２のレジスト層を積重ねるこ
とでこの平坦作用効果が失われてしまう。さらに第１の
レジスト層がパターンによって形成されている場合はパ
ターンが第２のレジスト層を積重ねることで損傷を受け
る。一方第１のレジスト層がパターンによって形成され
ているためにチップの一部分が第１の層によって保護さ
れないとき、中間層、たとえばチップ全体をコーティン
グしているシリコン酸化膜がチップの前記部分を冒すこ
ともある。
ォトレジスト層へ積み重ねる公知の方法においては、こ
の２つの層が入り混じることを防ぐために中間層が導入
されている。中間層を用いずに、又第１のレジスト層が
チップの表面を平坦にする作用をする場合には、第１の
レジスト層の頂点に直接第２のレジスト層を積重ねるこ
とでこの平坦作用効果が失われてしまう。さらに第１の
レジスト層がパターンによって形成されている場合はパ
ターンが第２のレジスト層を積重ねることで損傷を受け
る。一方第１のレジスト層がパターンによって形成され
ているためにチップの一部分が第１の層によって保護さ
れないとき、中間層、たとえばチップ全体をコーティン
グしているシリコン酸化膜がチップの前記部分を冒すこ
ともある。
実際にはこのシリコン酸化膜の中間層は第１のレジスト
層を損傷から保護するために低温状態に置かれるので品
質が悪く不純物を含んでいる。従ってこの不純物はチッ
プの前記の部分を汚染する可能性がある。中間層はフォ
トレジスト層とは異なる性質を持つため、第２のレジス
ト層のパターンは特別な過程を経て始めて第１のレジス
ト層へ送られる。ざらに第１のレジスト層は中間層の後
に始めて取除かれ、これも又特別な過程を経る。
層を損傷から保護するために低温状態に置かれるので品
質が悪く不純物を含んでいる。従ってこの不純物はチッ
プの前記の部分を汚染する可能性がある。中間層はフォ
トレジスト層とは異なる性質を持つため、第２のレジス
ト層のパターンは特別な過程を経て始めて第１のレジス
ト層へ送られる。ざらに第１のレジスト層は中間層の後
に始めて取除かれ、これも又特別な過程を経る。
［発明の目的］
この発明の目的は中間層を必要とせずに２つのポジティ
ブな写真蝕刻のレジスト層をｆｉ！ｌｆｆ１ねる方法を
提供することにある。
ブな写真蝕刻のレジスト層をｆｉ！ｌｆｆ１ねる方法を
提供することにある。
この発明によれば上記の目的は、少なくとも前記第１の
層の部分をその上に付着されている前記第２の層の部分
の付着に先だって硬化させる前記の方法によって達成さ
れる。
層の部分をその上に付着されている前記第２の層の部分
の付着に先だって硬化させる前記の方法によって達成さ
れる。
この方法によれば第１のレジスト層を硬化させることに
よって第２のレジスト層との混合を防ぐことができ、ざ
らに第２のレジスト層のパターンが第１のレジスト層に
速やかに伝わり、特別な過程を経ずに第１のレジスト層
が第２のレジスト層とともに除去される。 この発明は
又前記の方法に従って作られる半導体装置に関する。
よって第２のレジスト層との混合を防ぐことができ、ざ
らに第２のレジスト層のパターンが第１のレジスト層に
速やかに伝わり、特別な過程を経ずに第１のレジスト層
が第２のレジスト層とともに除去される。 この発明は
又前記の方法に従って作られる半導体装置に関する。
［実施例］
ここで図面を参照し実施例を基に本発明をさらに詳細に
説明する。
説明する。
この半導体装置はＰチャネル及びＮチャネルＭＯ８型ト
ランジスタを備え、両トランジスタはそれぞれ図面の左
及び右手に示されている。
ランジスタを備え、両トランジスタはそれぞれ図面の左
及び右手に示されている。
第１図に示される半導体装置には以下の処理によってｙ
１造される。Ｐ−基板、すなわち低濃度のＰＭ板で構成
されたチップの上にフィールドシリコン酸化膜２が形成
される。マスク（図示されていない）と従来の写真蝕刻
法によって、このフィー／リドシリコン止化膜２（ま窓
３と４において暴］反１から除去される。同じく写真蝕
刻法によって、窓４は新しいマスク（図示されていない
）によってカバーされ、窓３の中の基板１の保はされて
いない部分の下には、（燐によってドーピングされた）
低濃度の薄いＮ層が注入される。注意しなければならな
いのは、この注入作用の間フィールドシリコン酸化膜２
の保護されない部分も又、Ｎ不純物が窓３の基板の下の
みにそしてこの窓の表面全体に注入されるようなマスク
として作用しているということである。このマスクが除
去された後、コいＮｍが注入された不純物の内部への拡
散作用によって基板１の中に作られ、窓３を囲んでいる
フィールドシリコン酸化１１！ｉｌ ２の下に少し入込
んだ、低濃度のいわゆるＮ−ウェル５が形成される。次
にゲートシリコン酸化膜６が基板１の上側表面の特に窓
３と４の区域に形成される。この作業の後、高濃度にド
ープされたポリシリコンのＮ＋層７が法によって、いわ
ゆるポジティブなフォトレジス１−でできたゲートマス
ク８と９が、次に続くエツチング作用の間層７のゲート
部分２０と２１を保護するために、これらの部分の上に
形成される。
１造される。Ｐ−基板、すなわち低濃度のＰＭ板で構成
されたチップの上にフィールドシリコン酸化膜２が形成
される。マスク（図示されていない）と従来の写真蝕刻
法によって、このフィー／リドシリコン止化膜２（ま窓
３と４において暴］反１から除去される。同じく写真蝕
刻法によって、窓４は新しいマスク（図示されていない
）によってカバーされ、窓３の中の基板１の保はされて
いない部分の下には、（燐によってドーピングされた）
低濃度の薄いＮ層が注入される。注意しなければならな
いのは、この注入作用の間フィールドシリコン酸化膜２
の保護されない部分も又、Ｎ不純物が窓３の基板の下の
みにそしてこの窓の表面全体に注入されるようなマスク
として作用しているということである。このマスクが除
去された後、コいＮｍが注入された不純物の内部への拡
散作用によって基板１の中に作られ、窓３を囲んでいる
フィールドシリコン酸化１１！ｉｌ ２の下に少し入込
んだ、低濃度のいわゆるＮ−ウェル５が形成される。次
にゲートシリコン酸化膜６が基板１の上側表面の特に窓
３と４の区域に形成される。この作業の後、高濃度にド
ープされたポリシリコンのＮ＋層７が法によって、いわ
ゆるポジティブなフォトレジス１−でできたゲートマス
ク８と９が、次に続くエツチング作用の間層７のゲート
部分２０と２１を保護するために、これらの部分の上に
形成される。
そしてこのエツチング作用で第２図に示されたようにポ
リシリコン層の他の保護されない部分が除去される（第
２図）。
リシリコン層の他の保護されない部分が除去される（第
２図）。
この方法の前記の全ての過程は従来技術により公知であ
り、又木発明には余り重要でないため、詳細な説明は省
く。
り、又木発明には余り重要でないため、詳細な説明は省
く。
ポリシリコン層７のエツチング作用ではフッ素合有プラ
ズマが利用され、その結果フッ素含有コーティングがマ
スク８と９にほどこされる。このようにしてコーティン
グされたマスク８と９は次に２００℃の温度で３０分間
チップを焼くことによって硬化される。次に続く作業で
用いられるレジスト層がこのコーティングに付着しない
ため、フッソ含有コーティングはチップから取除かれる
。
ズマが利用され、その結果フッ素含有コーティングがマ
スク８と９にほどこされる。このようにしてコーティン
グされたマスク８と９は次に２００℃の温度で３０分間
チップを焼くことによって硬化される。次に続く作業で
用いられるレジスト層がこのコーティングに付着しない
ため、フッソ含有コーティングはチップから取除かれる
。
コーティングの除去はチップを２分間１５０ワツトの酵
素含有プラズマの中に入れるいわゆるフラッシュ−スト
リップ法で行われる。このフラッシュ−ストリップ作用
によりチップが湿るのを防ぐ勺 こともできる、
最後にゲートシリコン酸化層６の、ゲートマスク８と９
によって保護されない部分が除去される。
素含有プラズマの中に入れるいわゆるフラッシュ−スト
リップ法で行われる。このフラッシュ−ストリップ作用
によりチップが湿るのを防ぐ勺 こともできる、
最後にゲートシリコン酸化層６の、ゲートマスク８と９
によって保護されない部分が除去される。
第３図ではＰ＋ポジティブフォトレジストマスク１０が
ゲートマスク９の上に形成されている。
ゲートマスク９の上に形成されている。
このマスク１０はポジティブフォトレジスト材料をチッ
プ全体上に付着させ、写真蝕刻マスクによって不要な部
分を取除く古典的な方法で形成される。下にあるポジテ
ィブフォトレジストマスク８は硬化されているため、上
記の処理によって除去されることはない。
プ全体上に付着させ、写真蝕刻マスクによって不要な部
分を取除く古典的な方法で形成される。下にあるポジテ
ィブフォトレジストマスク８は硬化されているため、上
記の処理によって除去されることはない。
次に窓１１と１２を指す矢印によって概略的に示された
イオン注入が行われる。このイオン注入によって窓１１
と１２の中の基板１の上表面の下側に薄いＰ層が形成さ
れる。注意しなければならないのは、このイオン注入処
理の間フィールドシリコン酸化Ｂ’Ａ ２も又、Ｐ材料
が窓１１と１２で開口された基板］の表面にのみ注入さ
れるようにするマスクとしての役割を果たしていること
である。
イオン注入が行われる。このイオン注入によって窓１１
と１２の中の基板１の上表面の下側に薄いＰ層が形成さ
れる。注意しなければならないのは、このイオン注入処
理の間フィールドシリコン酸化Ｂ’Ａ ２も又、Ｐ材料
が窓１１と１２で開口された基板］の表面にのみ注入さ
れるようにするマスクとしての役割を果たしていること
である。
そのためにマスク１０は層２上に長く延在させる必要は
ない。
ない。
フォトレジストマスク８と第２のフォトレジストマスク
１０は共にゲート部分２０をイオン回撃から保護するよ
うに自己整合をする。実際１こは第２図及び第３図から
明らかなように、ポリシリコン層２０とゲートシリコン
酸化膜６のエツチング作用に使われるゲートマスク８は
又Ｐイオン注入にも用いられ、これら全てのエツチング
作用及びイオン注入作用はいわゆる自己整合的に、又正
確には同じ窓１１と１２内で行われるようになっている
。さらに硬化されたマスク８によって、Ｎ＋ポリシリコ
ン層２０は注入作用の間、Ｐイオン（ボロン）に対して
よりしっかりと（！護される。
１０は共にゲート部分２０をイオン回撃から保護するよ
うに自己整合をする。実際１こは第２図及び第３図から
明らかなように、ポリシリコン層２０とゲートシリコン
酸化膜６のエツチング作用に使われるゲートマスク８は
又Ｐイオン注入にも用いられ、これら全てのエツチング
作用及びイオン注入作用はいわゆる自己整合的に、又正
確には同じ窓１１と１２内で行われるようになっている
。さらに硬化されたマスク８によって、Ｎ＋ポリシリコ
ン層２０は注入作用の間、Ｐイオン（ボロン）に対して
よりしっかりと（！護される。
次に窓１１と１２に注入されたＰ材料が、面ｊボ同様拡
散作用でＮ−ウェル５に拡散される。その結果、フィー
ルドシリコン酸化層２とゲート酸化層６両者の下まで入
りこんだ２つのＰ＋部分１３と１４が形成される。この
２つの部分１３と１４はゲート極がＮ＋ポリシリコン層
２０であるＰチャネルＭ ＯＳ型トランジスタのソース
とドレインを形成する。 このようにしてＰチャネルＭ
Ｏ８型トランジスタが形成された後、全てのフォトレジ
スト后８．９．１０がデツプから取除かれる。
散作用でＮ−ウェル５に拡散される。その結果、フィー
ルドシリコン酸化層２とゲート酸化層６両者の下まで入
りこんだ２つのＰ＋部分１３と１４が形成される。この
２つの部分１３と１４はゲート極がＮ＋ポリシリコン層
２０であるＰチャネルＭ ＯＳ型トランジスタのソース
とドレインを形成する。 このようにしてＰチャネルＭ
Ｏ８型トランジスタが形成された後、全てのフォトレジ
スト后８．９．１０がデツプから取除かれる。
ここで第４図に示されたＮチャネルＭＯＳ型トランジス
タの製造方法を説明する。まずＰチャネルＭＯ８型トラ
ンジスタをＮ材料の注入から保護するために、Ｐチャネ
ルＭＯ８型トランジスタ上にＮ＋マスク１５を付着する
。窓１６と１７を指す矢印によって概略的に示されたＮ
材料（燐）注入作用により基板１の上表面のこれらの窓
の区域には薄いＮ層が形成される。注意すべきことは、
この注入作用の間フィールドシリコン酸化層２とポリシ
リコン層２１も又Ｎ材料が窓１６と１７内の基板１の表
面にのみ注入されるようにするマスクとして用いられて
いるということである。このためマスク１５は層２上で
長く延在する必要はない。
タの製造方法を説明する。まずＰチャネルＭＯ８型トラ
ンジスタをＮ材料の注入から保護するために、Ｐチャネ
ルＭＯ８型トランジスタ上にＮ＋マスク１５を付着する
。窓１６と１７を指す矢印によって概略的に示されたＮ
材料（燐）注入作用により基板１の上表面のこれらの窓
の区域には薄いＮ層が形成される。注意すべきことは、
この注入作用の間フィールドシリコン酸化層２とポリシ
リコン層２１も又Ｎ材料が窓１６と１７内の基板１の表
面にのみ注入されるようにするマスクとして用いられて
いるということである。このためマスク１５は層２上で
長く延在する必要はない。
ポリシリコン層２１は既にネガティブに（Ｎ層）ドーピ
ングされているため、層２１をＮ材料注入から保護する
必要はない。層２１にとってさらにネガディプなイオン
を注入する衝撃の影響としては、層２１のドーピングが
増加するといううことだけである。これは第４図に符号
Ｎ＋“によって示されている。ポリシリコン層２１はＮ
チャネルＭＯ８型トランジスタのゲート電極を形成して
いるために、層２１のドーピングの度合は許容できるも
のである限りトランジスタの作用にはさほどＩ要ではな
い。上記のＮチャネルＭ ＯＳ型トランジスタのソース
とドレイン電極はＰｉ板１内に・注入されたＮ材料の拡
散によって１ｑられるＮ“部分１８と１９である。この
拡散作用は上記のものと同作でのる。
ングされているため、層２１をＮ材料注入から保護する
必要はない。層２１にとってさらにネガディプなイオン
を注入する衝撃の影響としては、層２１のドーピングが
増加するといううことだけである。これは第４図に符号
Ｎ＋“によって示されている。ポリシリコン層２１はＮ
チャネルＭＯ８型トランジスタのゲート電極を形成して
いるために、層２１のドーピングの度合は許容できるも
のである限りトランジスタの作用にはさほどＩ要ではな
い。上記のＮチャネルＭ ＯＳ型トランジスタのソース
とドレイン電極はＰｉ板１内に・注入されたＮ材料の拡
散によって１ｑられるＮ“部分１８と１９である。この
拡散作用は上記のものと同作でのる。
この後フォトレジスト層１５は取除かれ、２つのＭ Ｏ
Ｓ型トランジスタが従来の方法で完成する。
Ｓ型トランジスタが従来の方法で完成する。
この発明の原理は特別の装置に関して上述したが、上記
の説明は単に例示してなされただけでこの発明の技術範
囲を限定するものではないことは勿論である。
の説明は単に例示してなされただけでこの発明の技術範
囲を限定するものではないことは勿論である。
第１図乃至第４図は本発明に従った半導体装置を作る過
程の連続した主な段階の一部を示す。 １・・・基板、２・・・フィールドシリコン酸化層、３
．４．１１．１２．１６．１７・・・窓、６・・・ゲー
トシリコン酸化層、７・・・ポリシリコン層、８．９．
１０・・・フォトレジスト層、］５・・・Ｎ４マスク、
２０・・・ゲート。
程の連続した主な段階の一部を示す。 １・・・基板、２・・・フィールドシリコン酸化層、３
．４．１１．１２．１６．１７・・・窓、６・・・ゲー
トシリコン酸化層、７・・・ポリシリコン層、８．９．
１０・・・フォトレジスト層、］５・・・Ｎ４マスク、
２０・・・ゲート。
Claims (11)
- （１）基材の上の第１のポジティブフォトレジスト層に
第２のポジティブフォトレジスト層を積重ねる方法にお
いて、少なくとも前記第１の層の一部分をその上の前記
第２の層の付着に先だって硬化させることを特徴とする
方法。 - （２）第１のレジスト層（８、９）と第２のレジスト層
（１０）が実質的に同等であることを特徴とする特許請
求の範囲第１項に記載の方法。 - （３）前記第１のポジティブフォトレジスト層の硬化は
フッ素含有プラズマを使用して行われることを特徴とす
る特許請求の範囲第１項に記載の方法。 - （４）前記フッ素含有プラズマが少なくとも前記第１の
レジスト層（８、９）の前記の部分をカバーするフッ素
含有コーテイングへ供給されることを特徴とする特許請
求の範囲第３項に記載の方法。 - （５）前記硬化は、１６０℃から２５０℃の間の所定の
温度で、１０分から３０分の間の所定の時間で、前記コ
ーティングされた第１のレジスト層（８、９）を焼くこ
とによって行われることを特徴とする特許請求の範囲第
４項に記載の方法。 - （６）前記硬化の後、酸素含有プラズマによって少なく
とも第１のレジスト層（８、９）の前記の一部分からフ
ッ素含有コーティングを取除く作業が行われることを特
徴とする特許請求の範囲第５項に記載の方法。 - （７）前記第１のレジスト層はパターンによつて作られ
ることを特徴とする特許請求の範囲第１項に記載の方法
。 - （８）前記硬化が前記第１のレジスト層（８、９）の前
記パターンを形成した後に行われることを特徴とする特
許請求の範囲第７項に記載の方法。 - （９）前記第２のレジスト層（１０）がパターンによつ
て形成されることを特徴とする特許請求の範囲第１項に
記載の方法。 - （１０）前記第１及び第２のレジスト層（８、９、１０
）が半導体装置の製造過程において付着されることを特
徴とする特許請求の範囲第１項ないし第９項のいずれか
１項に記載の方法。 - （１１）半導体装置が少なくともＭＯＳ型トランジスタ
を１個具備していることを特徴とする特許請求の範囲第
１０項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BE2/60459 | 1984-07-13 | ||
| BE2/60459A BE900156A (fr) | 1984-07-13 | 1984-07-13 | Procede pour superposer deux couches de vernis photosensibles positifs. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6151923A true JPS6151923A (ja) | 1986-03-14 |
Family
ID=3865700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153900A Pending JPS6151923A (ja) | 1984-07-13 | 1985-07-12 | ２つのポジテイブフオトレジスト層を重ねる方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0171111A3 (ja) |
| JP (1) | JPS6151923A (ja) |
| AU (1) | AU579161B2 (ja) |
| BE (1) | BE900156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372914A (en) * | 1992-03-24 | 1994-12-13 | Kabushiki Kaisha Toshiba | Pattern forming method |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4767721A (en) * | 1986-02-10 | 1988-08-30 | Hughes Aircraft Company | Double layer photoresist process for well self-align and ion implantation masking |
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| US7989307B2 (en) | 2008-05-05 | 2011-08-02 | Micron Technology, Inc. | Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same |
| US10151981B2 (en) | 2008-05-22 | 2018-12-11 | Micron Technology, Inc. | Methods of forming structures supported by semiconductor substrates |
| US8409457B2 (en) | 2008-08-29 | 2013-04-02 | Micron Technology, Inc. | Methods of forming a photoresist-comprising pattern on a substrate |
| US8039399B2 (en) | 2008-10-09 | 2011-10-18 | Micron Technology, Inc. | Methods of forming patterns utilizing lithography and spacers |
| US8247302B2 (en) | 2008-12-04 | 2012-08-21 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8796155B2 (en) | 2008-12-04 | 2014-08-05 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8273634B2 (en) | 2008-12-04 | 2012-09-25 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8268543B2 (en) | 2009-03-23 | 2012-09-18 | Micron Technology, Inc. | Methods of forming patterns on substrates |
| US9330934B2 (en) | 2009-05-18 | 2016-05-03 | Micron Technology, Inc. | Methods of forming patterns on substrates |
| US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US8455341B2 (en) | 2010-09-02 | 2013-06-04 | Micron Technology, Inc. | Methods of forming features of integrated circuitry |
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