JPH03289171A - Ｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタの製造方法Info
- Publication number
- JPH03289171A JPH03289171A JP2091130A JP9113090A JPH03289171A JP H03289171 A JPH03289171 A JP H03289171A JP 2091130 A JP2091130 A JP 2091130A JP 9113090 A JP9113090 A JP 9113090A JP H03289171 A JPH03289171 A JP H03289171A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- coding
- interlayer insulating
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000010410 layer Substances 0.000 claims abstract description 71
- 239000011229 interlayer Substances 0.000 claims abstract description 27
- 230000001681 protective effect Effects 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000005468 ion implantation Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 5
- 150000002500 ions Chemical class 0.000 abstract description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 2
- 229960002050 hydrofluoric acid Drugs 0.000 abstract 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はＭＯＳ型トランジスタの製造方法、特にマスク
ＲＯＭ （リード オンリ メモリ）の製造方法に関す
る。
ＲＯＭ （リード オンリ メモリ）の製造方法に関す
る。
［従来の技術］
マスクＲＯＭのコーディングを行う場合、イオン注入法
によりＭＯＳ型トランジスタの閾値電圧を制御している
。
によりＭＯＳ型トランジスタの閾値電圧を制御している
。
［解決しようとする課８］
従来はゲート電極を形成する前にコーディングを行って
いたため、コーディングから最終工程まで多くの工程を
経なければならなかった。そのため、ユーザーから注文
を受けてから出荷するまでに長期間を費やしていた。
いたため、コーディングから最終工程まで多くの工程を
経なければならなかった。そのため、ユーザーから注文
を受けてから出荷するまでに長期間を費やしていた。
上記問題の解決策として、層間絶縁層を形成した後、層
間絶縁層を通してイオン注入する方法が考えられる。し
かしながら、層間絶縁層の厚さは通常数百ナノメータ程
度であるため、高エネルギーでイオン注入をしなければ
ならず、素子に対して多大なダメージを与えることとな
る。また高エネルギーのイオン注入に耐えられるマスク
材料の選定も困難である。
間絶縁層を通してイオン注入する方法が考えられる。し
かしながら、層間絶縁層の厚さは通常数百ナノメータ程
度であるため、高エネルギーでイオン注入をしなければ
ならず、素子に対して多大なダメージを与えることとな
る。また高エネルギーのイオン注入に耐えられるマスク
材料の選定も困難である。
本発明の第１の目的は、コーディング工程から最終工程
までに費やす期間を短くできる製造工程を提供すること
である。
までに費やす期間を短くできる製造工程を提供すること
である。
本発明の第２の目的は、イオン注入を高エネルギーで行
うことなくコーディング可能な製造工程を提供すること
である。
うことなくコーディング可能な製造工程を提供すること
である。
［課題を解決するための手段］
本発明は、ＲＯＭ領域に形成された層間絶縁層を除去し
、除去領域に形成されたＭＯＳ型トランジスタのうち、
予め選択されたＭＯＳ型トランジスタのゲート電極下部
に選択的にイオン注入をして、コーディング層を形成す
るものである。
、除去領域に形成されたＭＯＳ型トランジスタのうち、
予め選択されたＭＯＳ型トランジスタのゲート電極下部
に選択的にイオン注入をして、コーディング層を形成す
るものである。
［実施例］
以下、添付図面に基いて本発明の詳細な説明する。
第１図〜第３図は、ＭＯＳ型トランジスタが形成された
ＲＯＭ領域近傍における製造工程の断面図である。
ＲＯＭ領域近傍における製造工程の断面図である。
１１はシリコン基板、１２はソースおよびドレインとな
る拡散層、１３は熱酸化法で形成されたゲート絶縁層（
厚さ５０ナノメータ）、１４はポリシリコンを用いて形
成されたゲート電極（厚さ３００ナノメータ）である。
る拡散層、１３は熱酸化法で形成されたゲート絶縁層（
厚さ５０ナノメータ）、１４はポリシリコンを用いて形
成されたゲート電極（厚さ３００ナノメータ）である。
１５は窒化シリコンを用いて形成された保護絶縁層（厚
さ５０ナノメータ）である。１６は層間絶縁層（厚さ５
００ナノメータ）であり、ＣＶＤ法により形成された酸
化シリコンを用いて形成されている。１７はアルミニウ
ムを用いて形成された配線層である。１８および１９は
フォトレジストである。２０はイオン注入法で形成され
たコーディング層である。
さ５０ナノメータ）である。１６は層間絶縁層（厚さ５
００ナノメータ）であり、ＣＶＤ法により形成された酸
化シリコンを用いて形成されている。１７はアルミニウ
ムを用いて形成された配線層である。１８および１９は
フォトレジストである。２０はイオン注入法で形成され
たコーディング層である。
つぎに、第１図〜第３図に従って製造工程の説明をする
。
。
工程（１）
シリコン基板１１にゲート絶縁層１３、ゲート電極１４
および拡散層１２を順次形成して、ＭＯＳ型トランジス
タを形成する。つぎに、ＣＶＤ法により窒化シリコンを
堆積し、保護絶縁層１５を形成する。この保護絶縁層１
５上に、ＣＶＤ法により酸化シリコンを堆積し、層間絶
縁層１６を形成する。つぎに、アルミニウムを用いた配
線層１７を形成する。なお、この配線層１７は、層間絶
縁層１６、保護絶縁層１５およびゲート絶縁層１３に形
成されたコンタクトホール（図示せず。）を通して、同
一のシリコン基板に形成された論理回路用のＭＯＳ型ト
ランジスタに接続される。
および拡散層１２を順次形成して、ＭＯＳ型トランジス
タを形成する。つぎに、ＣＶＤ法により窒化シリコンを
堆積し、保護絶縁層１５を形成する。この保護絶縁層１
５上に、ＣＶＤ法により酸化シリコンを堆積し、層間絶
縁層１６を形成する。つぎに、アルミニウムを用いた配
線層１７を形成する。なお、この配線層１７は、層間絶
縁層１６、保護絶縁層１５およびゲート絶縁層１３に形
成されたコンタクトホール（図示せず。）を通して、同
一のシリコン基板に形成された論理回路用のＭＯＳ型ト
ランジスタに接続される。
工程（２）
ＲＯＭ領域以外をフォトレジスト１８でマスキングし、
ＲＯＭ領域の層間絶縁層１６をフッ酸系のエッチャント
を用いて除去する。フッ酸系のエッチャントを用いた場
合、保護絶縁層１５を形成する窒化シリコンのエツチン
グ速度が、層間絶縁層１６を形成する酸化シリコンのエ
ツチング速度に比べて桁違いに遅いため、保護絶縁層１
５はほとんどエツチングされない。すなわち、保護絶縁
層１５は、層間絶縁層１６のエツチングに際してストッ
パーとして機能するわけである。エツチング終了後フォ
トレジスト１Ｂを剥離する。通常はこの段階で工程を中
断しておき、ユーザーから注文を受けてから以降の工程
へと進む。なお、層間絶縁層１６を形成した段階で工程
を中断し、ユーザーからの注文を待つようにしてもよい
。
ＲＯＭ領域の層間絶縁層１６をフッ酸系のエッチャント
を用いて除去する。フッ酸系のエッチャントを用いた場
合、保護絶縁層１５を形成する窒化シリコンのエツチン
グ速度が、層間絶縁層１６を形成する酸化シリコンのエ
ツチング速度に比べて桁違いに遅いため、保護絶縁層１
５はほとんどエツチングされない。すなわち、保護絶縁
層１５は、層間絶縁層１６のエツチングに際してストッ
パーとして機能するわけである。エツチング終了後フォ
トレジスト１Ｂを剥離する。通常はこの段階で工程を中
断しておき、ユーザーから注文を受けてから以降の工程
へと進む。なお、層間絶縁層１６を形成した段階で工程
を中断し、ユーザーからの注文を待つようにしてもよい
。
工程（３）
コーディングパターンに合せてフォトレジスト１９をパ
ターン形成し、このフォトレジスト１９をマスクとして
不純物のイオン注入を行い、ゲート電極下部にコーディ
ング層２０を形成する。コーディング層２０の上部には
層間絶縁層１６が形成されていないため、高エネルギー
でイオン注入を行わなくてもよい。各層の膜厚が先に示
した値のときには、イオン注入の加速電圧は、リンの場
合に１８０（ｋｅＶ）程度、ボロンの場合に１１０（ｋ
ｅＶ）程度でよい。コーディング終了後フォトレジスト
１９を剥離する。
ターン形成し、このフォトレジスト１９をマスクとして
不純物のイオン注入を行い、ゲート電極下部にコーディ
ング層２０を形成する。コーディング層２０の上部には
層間絶縁層１６が形成されていないため、高エネルギー
でイオン注入を行わなくてもよい。各層の膜厚が先に示
した値のときには、イオン注入の加速電圧は、リンの場
合に１８０（ｋｅＶ）程度、ボロンの場合に１１０（ｋ
ｅＶ）程度でよい。コーディング終了後フォトレジスト
１９を剥離する。
以上の工程終了後、コーディング層２０の活性化、ダメ
ージの回復および配線層１７を形成するアルミニウムの
シンタリングを兼ねて、４００〜５００度Ｃで数十分〜
数時間の熱処理を行う。最後にオーバーコートを形成し
、パッドの窓開けを行う。
ージの回復および配線層１７を形成するアルミニウムの
シンタリングを兼ねて、４００〜５００度Ｃで数十分〜
数時間の熱処理を行う。最後にオーバーコートを形成し
、パッドの窓開けを行う。
なお、上記実施例では保護絶縁層１５に窒化シリコンを
用いたが、保護絶縁層１５は層間絶縁層１６のエッチャ
ントに対して選択性を有するものであればよい。また、
層間絶縁層１６のエツチングに際してゲート絶縁層１３
やゲート電極１４が損傷を受けなければ、保護絶縁層１
５は必ずしも必要ではない。
用いたが、保護絶縁層１５は層間絶縁層１６のエッチャ
ントに対して選択性を有するものであればよい。また、
層間絶縁層１６のエツチングに際してゲート絶縁層１３
やゲート電極１４が損傷を受けなければ、保護絶縁層１
５は必ずしも必要ではない。
［効果］
本発明では、居間絶縁層を形成した後コーディング層を
形成するため、コーディング工程から最終工程までに費
やす期間を短くできる。
形成するため、コーディング工程から最終工程までに費
やす期間を短くできる。
また、ＲＯＭ領域に形成された層間絶縁層を除去してイ
オン注入を行うため、イオン注入を高エネルギーで行う
ことなくコーディング層の形成ができる。
オン注入を行うため、イオン注入を高エネルギーで行う
ことなくコーディング層の形成ができる。
さらに、層間絶縁層の下層側に保護絶縁層を設けたもの
では、保護絶縁層が層間絶縁層をエツチングする際のス
トッパーとして機能するため、信頼性の高い製造プロセ
スが得られる。
では、保護絶縁層が層間絶縁層をエツチングする際のス
トッパーとして機能するため、信頼性の高い製造プロセ
スが得られる。
第１図〜第３図は本発明の実施例を示した製造工程断面
図である。 １５・・・・・・保護絶縁層 １６・・・・・・層間絶縁層 ２０・・・・・・コーディング層 第１図 以上
図である。 １５・・・・・・保護絶縁層 １６・・・・・・層間絶縁層 ２０・・・・・・コーディング層 第１図 以上
Claims (2)
- （１）複数のＭＯＳ型トランジスタが形成された半導体
基板の主表面側に層間絶縁層を形成する工程と、 ＲＯＭ（リード オンリ メモリ）領域に形成された上
記層間絶縁層を除去する工程と、上記層間絶縁層が除去
された上記ＲＯＭ領域に形成された上記ＭＯＳ型トラン
ジスタのうち、予め選択されたＭＯＳ型トランジスタの
ゲート電極下部にイオン注入法によりコーディング層を
形成する工程と、からなるＭＯＳ型トランジスタの製造
方法。 - （２）複数のＭＯＳ型トランジスタが形成された半導体
基板の主表面側に保護絶縁層を形成する工程と、上記保
護絶縁層の上層側に層間絶縁層を形成する工程と、ＲＯ
Ｍ（リード オンリ メモリ）領域に形成された上記層
間絶縁層をエッチングにより除去する工程と、上記層間
絶縁層が除去された上記ＲＯＭ領域に形成された上記Ｍ
ＯＳ型トランジスタのうち、予め選択されたＭＯＳ型ト
ランジスタのゲート電極下部にイオン注入法によりコー
ディング層を形成する工程と、からなり、上記保護絶縁
層は上記層間絶縁層のエッチャントに対して耐性を有す
るものであるＭＯＳ型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091130A JPH03289171A (ja) | 1990-04-05 | 1990-04-05 | Ｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091130A JPH03289171A (ja) | 1990-04-05 | 1990-04-05 | Ｍｏｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03289171A true JPH03289171A (ja) | 1991-12-19 |
Family
ID=14017957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2091130A Pending JPH03289171A (ja) | 1990-04-05 | 1990-04-05 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03289171A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297711B1 (ko) * | 1998-07-20 | 2001-08-07 | 윤종용 | 마스크롬제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212152A (ja) * | 1985-07-09 | 1987-01-21 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
-
1990
- 1990-04-05 JP JP2091130A patent/JPH03289171A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212152A (ja) * | 1985-07-09 | 1987-01-21 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297711B1 (ko) * | 1998-07-20 | 2001-08-07 | 윤종용 | 마스크롬제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6151923A (ja) | ２つのポジテイブフオトレジスト層を重ねる方法 | |
| US5654576A (en) | Post-titanium nitride mask ROM programming method and device manufactured thereby | |
| JPH0324727A (ja) | 半導体装置の製造方法 | |
| JPH10233392A (ja) | 半導体装置の製造方法 | |
| JPS63205944A (ja) | Ｍｏｓ集積回路の製造方法 | |
| US7582526B2 (en) | Method for manufacturing semiconductor device | |
| JPH03289171A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| US6066530A (en) | Oxygen implant self-aligned, floating gate and isolation structure | |
| US6624079B2 (en) | Method for forming high resistance resistor with integrated high voltage device process | |
| JP2001351992A (ja) | 半導体装置の製造方法 | |
| JPH0393233A (ja) | 半導体装置の製造方法 | |
| US4544940A (en) | Method for more uniformly spacing features in a lateral bipolar transistor | |
| KR100891248B1 (ko) | 삼중 게이트 산화막 형성 방법 | |
| US6365469B2 (en) | Method for forming dual-polysilicon structures using a built-in stop layer | |
| JPH05335305A (ja) | コンタクトホールの形成方法 | |
| JP2000124326A (ja) | 集積回路の形成方法 | |
| JP2630616B2 (ja) | 半導体装置の製造方法 | |
| KR970053546A (ko) | 반도체 장치의 금속 배선 형성 방법 | |
| JP2000188396A (ja) | 半導体装置の製造方法 | |
| JPS641065B2 (ja) | ||
| JPS6143470A (ja) | 半導体装置の製造方法 | |
| JPH1167684A (ja) | 半導体装置およびその製造方法 | |
| JP2002164302A (ja) | 半導体装置の製造方法 | |
| JPS59169172A (ja) | 半導体記憶装置の製造方法 | |
| JPH0472630A (ja) | 半導体装置の製造方法 |