JPH1167684A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH1167684A JPH1167684A JP9226050A JP22605097A JPH1167684A JP H1167684 A JPH1167684 A JP H1167684A JP 9226050 A JP9226050 A JP 9226050A JP 22605097 A JP22605097 A JP 22605097A JP H1167684 A JPH1167684 A JP H1167684A
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- Japan
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- oxide film
- buried oxide
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Abstract
(57)【要約】
【課題】 埋め込み酸化膜層からの２次欠陥発生を低減
し、デバイス領域での素子特性の劣化を防ぐ。 【解決手段】 Ｓｉ基板１に全面酸素イオン注入をした
後で、高温熱処理で埋め込み酸化膜層２を形成する前に
基板表面のＳｉデバイス領域外の例えばスクライブレー
ン領域に溝４を形成し、しかもその溝が埋め込み酸化膜
層２にまで達し、そしてこの溝４がデバイス領域または
チップ素子を区画するように形成する。
し、デバイス領域での素子特性の劣化を防ぐ。 【解決手段】 Ｓｉ基板１に全面酸素イオン注入をした
後で、高温熱処理で埋め込み酸化膜層２を形成する前に
基板表面のＳｉデバイス領域外の例えばスクライブレー
ン領域に溝４を形成し、しかもその溝が埋め込み酸化膜
層２にまで達し、そしてこの溝４がデバイス領域または
チップ素子を区画するように形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものであり、特に埋め込み酸化膜
層をＳＩＭＯＸ（Separation by implantation of oxyg
en）法を用いて作製した半導体装置およびその製造方法
に関するものである。
その製造方法に関するものであり、特に埋め込み酸化膜
層をＳＩＭＯＸ（Separation by implantation of oxyg
en）法を用いて作製した半導体装置およびその製造方法
に関するものである。
【０００２】
【従来の技術】半導体の記憶素子（例えば、ＤＲＡＭ）
においては、α線などの放射線によるソフトエラー低減
やラッチアップ耐性改善のため、ＳＯＩ（Silicon On I
nsulator）基板を用いる検討がされている。このＳＯＩ
基板の作製には、後述するＳＩＭＯＸ法や、Ｓｉ基板表
面に酸化膜形成したウエハを貼り合わせる方法が用いら
れる。
においては、α線などの放射線によるソフトエラー低減
やラッチアップ耐性改善のため、ＳＯＩ（Silicon On I
nsulator）基板を用いる検討がされている。このＳＯＩ
基板の作製には、後述するＳＩＭＯＸ法や、Ｓｉ基板表
面に酸化膜形成したウエハを貼り合わせる方法が用いら
れる。
【０００３】ＳＩＭＯＸ法では、Ｓｉ基板に酸素イオン
を注入量１０17〜１０18ｃｍ-2で注入し、その後に１３
００度以上の高温で５時間程度の熱処理を行い、埋め込
み酸化膜層を形成する。この高温熱処理時にイオン注入
された酸素と基板シリコンとが結合し、埋め込み酸化膜
層ＳｉＯXとなり、Ｓｉ基板より体積が大きく膨張す
る。
を注入量１０17〜１０18ｃｍ-2で注入し、その後に１３
００度以上の高温で５時間程度の熱処理を行い、埋め込
み酸化膜層を形成する。この高温熱処理時にイオン注入
された酸素と基板シリコンとが結合し、埋め込み酸化膜
層ＳｉＯXとなり、Ｓｉ基板より体積が大きく膨張す
る。
【０００４】そして基板全表面の上部Ｓｉ活性領域層を
持ち上げるため、埋め込み酸化膜層に過剰なストレスが
加わり、２次欠陥が導入されていた。
持ち上げるため、埋め込み酸化膜層に過剰なストレスが
加わり、２次欠陥が導入されていた。
【０００５】
【発明が解決しようとする課題】上記のように作製した
ＳＩＭＯＸ基板では、通常は埋め込み酸化膜層形成時の
高温熱処理により、注入欠陥のアニールアウトを行う
が、現状は埋め込み酸化膜層から２次欠陥が形成され
る。この２次欠陥の分布は、熱処理条件や酸素イオン注
入条件等で大きく変わるが、大きな欠陥の場合には表面
のデバイス領域にまで拡がるために素子特性劣化の原因
となる。
ＳＩＭＯＸ基板では、通常は埋め込み酸化膜層形成時の
高温熱処理により、注入欠陥のアニールアウトを行う
が、現状は埋め込み酸化膜層から２次欠陥が形成され
る。この２次欠陥の分布は、熱処理条件や酸素イオン注
入条件等で大きく変わるが、大きな欠陥の場合には表面
のデバイス領域にまで拡がるために素子特性劣化の原因
となる。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、基板に酸素イオン注入を行った後、高
温熱処理を行う前に、基板表面のデバイス領域でない場
所（例えば、スクライブレーンやチップ内周辺領域）に
溝を作製する。
に、本発明では、基板に酸素イオン注入を行った後、高
温熱処理を行う前に、基板表面のデバイス領域でない場
所（例えば、スクライブレーンやチップ内周辺領域）に
溝を作製する。
【０００７】そして、埋め込み酸化膜層形成時のストレ
ス緩和を溝近傍領域で行い、デバイス領域での２次欠陥
生成を低減する。また、この溝の深さが埋め込み酸化膜
領域にまで達し、しかもデバイス領域またはチップ素子
領域をこの溝で区画しており、従来技術では埋め込み酸
化膜形成時に基板全表面のＳｉ層を持ち上げていたのに
対して、溝で区画された領域のＳｉ層だけの体積を持ち
上げるため、ストレス自体の低減を図り、デバイス領域
の埋め込み酸化膜からの２次欠陥発生を大きく低減する
ことが可能となる。
ス緩和を溝近傍領域で行い、デバイス領域での２次欠陥
生成を低減する。また、この溝の深さが埋め込み酸化膜
領域にまで達し、しかもデバイス領域またはチップ素子
領域をこの溝で区画しており、従来技術では埋め込み酸
化膜形成時に基板全表面のＳｉ層を持ち上げていたのに
対して、溝で区画された領域のＳｉ層だけの体積を持ち
上げるため、ストレス自体の低減を図り、デバイス領域
の埋め込み酸化膜からの２次欠陥発生を大きく低減する
ことが可能となる。
【０００８】
【発明の実施の形態】本発明の一実施の形態の半導体装
置の断面図を図１に示す。
置の断面図を図１に示す。
【０００９】図１では、Ｓｉ基板１に埋め込み酸化膜層
２、上部Ｓｉ活性領域層３が形成され、上部Ｓｉ活性領
域層３の表面から埋め込み酸化膜層２との界面よりも深
くまで溝４が形成されている。
２、上部Ｓｉ活性領域層３が形成され、上部Ｓｉ活性領
域層３の表面から埋め込み酸化膜層２との界面よりも深
くまで溝４が形成されている。
【００１０】図２は図１で示した半導体装置の製造方法
を工程順に示した工程順断面図である。また図２におい
て、図１と同一符号は同一または相当する部分を示して
いる。
を工程順に示した工程順断面図である。また図２におい
て、図１と同一符号は同一または相当する部分を示して
いる。
【００１１】以下にこの図２に基づいて製造方法を説明
する。図２（ａ）に示すように、Ｓｉ基板１の全面に酸
素イオン５を例えば注入量が２×１０18ｃｍー2になるよ
うに注入する。次に、図２（ｂ）に示すように、レジス
ト６をＳｉ基板１表面に全面塗布後、フォトリソグラフ
フィーを用いて所望の場所のレジストのパターニング
（本実施の形態の場合、スクライブレーン上に溝４の形
成領域がある）を行い、その後でドライエッチング法を
用いて埋め込み酸化膜層２と上部Ｓｉデバイス領域層３
との界面より深くまでＳｉ基板１のエッチングを行う。
する。図２（ａ）に示すように、Ｓｉ基板１の全面に酸
素イオン５を例えば注入量が２×１０18ｃｍー2になるよ
うに注入する。次に、図２（ｂ）に示すように、レジス
ト６をＳｉ基板１表面に全面塗布後、フォトリソグラフ
フィーを用いて所望の場所のレジストのパターニング
（本実施の形態の場合、スクライブレーン上に溝４の形
成領域がある）を行い、その後でドライエッチング法を
用いて埋め込み酸化膜層２と上部Ｓｉデバイス領域層３
との界面より深くまでＳｉ基板１のエッチングを行う。
【００１２】そして、前記レジスト６を除去した後、図
２（ｃ）に示すように前記埋め込み酸化膜層２の注入欠
陥のアニールアウトのために、Ｓｉ基板１を１３００度
の窒素ガスやＡｒガスの雰囲気中で５時間程度熱処理
し、埋め込み酸化膜層２および上部Ｓｉデバイス領域３
を形成する。この処理により、Ｓｉデバイス領域３から
なるＳＩＭＯＸ基板を形成することが可能となる。
２（ｃ）に示すように前記埋め込み酸化膜層２の注入欠
陥のアニールアウトのために、Ｓｉ基板１を１３００度
の窒素ガスやＡｒガスの雰囲気中で５時間程度熱処理
し、埋め込み酸化膜層２および上部Ｓｉデバイス領域３
を形成する。この処理により、Ｓｉデバイス領域３から
なるＳＩＭＯＸ基板を形成することが可能となる。
【００１３】溝４は、デバイス素子領域以外の場所であ
る必要があるが、特にスクライブレーンに形成すること
によりデバイス素子への影響を無視できる。
る必要があるが、特にスクライブレーンに形成すること
によりデバイス素子への影響を無視できる。
【００１４】また、スクライブレーンに形成する溝はデ
バイス領域を区画していることが望ましい。
バイス領域を区画していることが望ましい。
【００１５】また、溝４の深さは、図１では埋め込み酸
化膜層２と上部Ｓｉデバイス領域層３との界面まで達し
ているが、埋め込み酸化膜層２まで達しなくても２次欠
陥低減効果はある。
化膜層２と上部Ｓｉデバイス領域層３との界面まで達し
ているが、埋め込み酸化膜層２まで達しなくても２次欠
陥低減効果はある。
【００１６】
【発明の効果】以上のように、本発明によれば、ＳＩＭ
ＯＸ基板を作製する一手法として埋め込み酸化膜層を形
成する高温熱処理時に基板表面に作製した溝により、埋
め込み酸化膜層より発生する２次欠陥の低減を図ること
が可能となる。このことによりデバイス領域の素子特性
の劣化を防ぐことが可能となる。
ＯＸ基板を作製する一手法として埋め込み酸化膜層を形
成する高温熱処理時に基板表面に作製した溝により、埋
め込み酸化膜層より発生する２次欠陥の低減を図ること
が可能となる。このことによりデバイス領域の素子特性
の劣化を防ぐことが可能となる。
【図１】本発明の一実施の形態の半導体装置の断面図
【図２】本発明の一実施の形態の半導体装置の工程順断
面図
面図
１ シリコン基板 ２ 埋め込み酸化膜層 ３ 上部Ｓｉ活性領域 ４ 溝 ５ 酸素イオン ６ レジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/12
Claims (8)
- 【請求項１】 ＳＩＭＯＸ構造の基板を用いた半導体装
置であって、酸素イオン注入後で、埋め込み酸化膜層形
成の熱処理前に、基板の表面に溝を形成したことを特徴
とする半導体装置。 - 【請求項２】 前記溝がスクライブレーンにあることを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記溝の深さが前記埋め込み酸化膜層と
上部Ｓｉ活性領域層との界面にまで達していることを特
徴とする請求項１または請求項２に記載の半導体装置。 - 【請求項４】 デバイス領域またはチップ素子を区画す
るようにデバイス領域の周りを囲んで前記溝を形成した
ことを特徴とする請求項１ないし請求項３のいずれかに
記載の半導体装置。 - 【請求項５】 ＳＩＭＯＸ構造の基板を用いた半導体装
置の製造方法であって、酸素イオン注入後で、埋め込み
酸化膜層形成の熱処理前に、基板の表面に溝を形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 前記溝をスクライブレーンに形成するこ
とを特徴とする請求項５に記載の半導体装置の製造方
法。 - 【請求項７】 前記溝の深さが埋め込み酸化膜層と上部
Ｓｉ活性領域層との界面にまで達するように形成するこ
とを特徴とする請求項５または請求項６に記載の半導体
装置の製造方法。 - 【請求項８】 デバイス領域またはチップ素子を区画す
るようにデバイス領域の周りを囲んで前記溝を形成する
ことを特徴とする請求項５ないし請求項７のいずれかに
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9226050A JPH1167684A (ja) | 1997-08-22 | 1997-08-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9226050A JPH1167684A (ja) | 1997-08-22 | 1997-08-22 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167684A true JPH1167684A (ja) | 1999-03-09 |
Family
ID=16839015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9226050A Pending JPH1167684A (ja) | 1997-08-22 | 1997-08-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1167684A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003197882A (ja) * | 2001-09-12 | 2003-07-11 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 |
| US7534668B2 (en) * | 2000-12-31 | 2009-05-19 | Texas Instruments Incorporated | Method of fabricating etch-stopped SOI back-gate contact |
-
1997
- 1997-08-22 JP JP9226050A patent/JPH1167684A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7534668B2 (en) * | 2000-12-31 | 2009-05-19 | Texas Instruments Incorporated | Method of fabricating etch-stopped SOI back-gate contact |
| JP2003197882A (ja) * | 2001-09-12 | 2003-07-11 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 |
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