JP2003332540A - 半導体基板の製造方法、半導体装置の製造方法、および半導体基板、半導体装置 - Google Patents
半導体基板の製造方法、半導体装置の製造方法、および半導体基板、半導体装置Info
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Abstract
(57)【要約】
【課題】 低コストで高品質なＳＯＮ半導体基板の製造
方法を提供し、また、この半導体基板の製造方法を工程
中にすることで高性能な半導体装置を製造することがで
きる方法を提供する。 【解決手段】基板の所望の領域に微小空洞を形成するた
めのイオンを注入する第１ステップと、前記第１ステッ
プにより微小空洞が形成された基板に熱処理をする第２
ステップと、を有し、前記第２ステップには、少なくと
も基板を１０００℃以上の温度に曝すための高温熱処理
ステップがあることを特徴とする半導体基板の製造方法
を提供し、併せて、この方法を工程中に有する半導体装
置の製造方法を提供する。
方法を提供し、また、この半導体基板の製造方法を工程
中にすることで高性能な半導体装置を製造することがで
きる方法を提供する。 【解決手段】基板の所望の領域に微小空洞を形成するた
めのイオンを注入する第１ステップと、前記第１ステッ
プにより微小空洞が形成された基板に熱処理をする第２
ステップと、を有し、前記第２ステップには、少なくと
も基板を１０００℃以上の温度に曝すための高温熱処理
ステップがあることを特徴とする半導体基板の製造方法
を提供し、併せて、この方法を工程中に有する半導体装
置の製造方法を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に高速
・低消費電力等の高性能特性を与える半導体基板の製造
方法およびその半導体基板の製造方法を工程中に有する
半導体装置の製造方法、さらには、半導体装置に前記高
性能特性を与える半導体基板およびこれを用いた半導体
装置に関する。
・低消費電力等の高性能特性を与える半導体基板の製造
方法およびその半導体基板の製造方法を工程中に有する
半導体装置の製造方法、さらには、半導体装置に前記高
性能特性を与える半導体基板およびこれを用いた半導体
装置に関する。
【０００２】
【従来の技術】現在、ＭＯＳ型のトランジスタにおける
リーク電流を削減するために、Ｓｉ基板中の所望の領域
に空洞を埋め込んだＳＯＮ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｎ
ｏｔｈｉｎｇ）基板が開発されている。
リーク電流を削減するために、Ｓｉ基板中の所望の領域
に空洞を埋め込んだＳＯＮ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｎ
ｏｔｈｉｎｇ）基板が開発されている。
【０００３】このＳＯＮ基板の製造方法としては、従
来、例えば特開２００１−１４４２７６に記載されてい
るように、まず、ハードマスクを利用したリソグラフィ
ー技術と異方性エッチング技術を組み合わせて高いアス
ペクト比を持つトレンチをＳｉ基板に形成し、さらに水
素１００％の雰囲気で高温熱処理を行う方法が用いられ
た（図９参照）。
来、例えば特開２００１−１４４２７６に記載されてい
るように、まず、ハードマスクを利用したリソグラフィ
ー技術と異方性エッチング技術を組み合わせて高いアス
ペクト比を持つトレンチをＳｉ基板に形成し、さらに水
素１００％の雰囲気で高温熱処理を行う方法が用いられ
た（図９参照）。
【０００４】また別のＳＯＮ基板製造方法としては、例
えばアイトリプルイー・トランザクション・オン・エレ
クトロンデバイセズ、第４７巻（１１号）２１７９ペー
ジから２１８７ページ（２０００年１１月号）に記載さ
れているように、Ｓｉ基板上にＳｉＧｅ膜およびＳｉ膜
を順にエピタキシャル成長で作成し、表面からエッチン
グのための穴を形成してからＳｉＧｅ膜を選択にエッチ
ング除去する方法が知られている（図１０参照）。
えばアイトリプルイー・トランザクション・オン・エレ
クトロンデバイセズ、第４７巻（１１号）２１７９ペー
ジから２１８７ページ（２０００年１１月号）に記載さ
れているように、Ｓｉ基板上にＳｉＧｅ膜およびＳｉ膜
を順にエピタキシャル成長で作成し、表面からエッチン
グのための穴を形成してからＳｉＧｅ膜を選択にエッチ
ング除去する方法が知られている（図１０参照）。
【０００５】ところで、現在においては、上記ＳＯＮ半
導体基板とは別に、Ｓｉ基板中に部分的に酸化物（主に
二酸化珪素）からなる絶縁層を形成した、いわゆる部分
ＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）
基板も開発されている。
導体基板とは別に、Ｓｉ基板中に部分的に酸化物（主に
二酸化珪素）からなる絶縁層を形成した、いわゆる部分
ＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）
基板も開発されている。
【０００６】このいわゆる部分ＳＯＩ基板を従来最も簡
単に製造する方法としては、ＳＩＭＯＸ（Ｓｅｐａｒａ
ｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）
を応用した方法がある。この方法は、ＳｉＯ2マスクな
どを利用して、シリコン基板の所定の領域にのみＯ+イ
オンを注入し、通常のＳＩＭＯＸプロセスと同じように
高温熱処理を加えることによりシリコン基板の所定の領
域に部分的にＳＯＩ構造を形成する方法である。
単に製造する方法としては、ＳＩＭＯＸ（Ｓｅｐａｒａ
ｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）
を応用した方法がある。この方法は、ＳｉＯ2マスクな
どを利用して、シリコン基板の所定の領域にのみＯ+イ
オンを注入し、通常のＳＩＭＯＸプロセスと同じように
高温熱処理を加えることによりシリコン基板の所定の領
域に部分的にＳＯＩ構造を形成する方法である。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
技術のうちトレンチを用いる方法（図１２参照）におい
ては、以下のような問題点があった。 （１）トレンチ１２０を形成するためにエッチングのマ
スクとなる膜１２１（例えばＳｉＯ2膜）を堆積した後
フォトレジスト１２２を塗布し、露光してレジストを加
工してからマスク１２１を加工する。さらにフォトレジ
スト１２３を除去した後、マスク１２１を用いてＳｉ基
板１２４に深いトレンチ１２０を形成し、マスク１２１
を除去してからトレンチ形成のための異方性エッチング
を行う必要があり、工程が非常に複雑かつ煩雑である。 （２）トレンチは通常アスペクト比が５を超えるよう
な、開口部が狭くかつ非常に深い形状である必要があ
り、エッチングが難しい。 （３）このような深いトレンチを形成するためのエッチ
ングは通常、エッチングプロセスに伴う汚染が深刻であ
り、深いトレンチ内部の洗浄というこれまた大変に難し
い技術を必要とするうえ、その洗浄を持ってしても通常
完全な汚染除去は達成できない。 （４）水素１００％という一歩間違えば爆発の危険を伴
う雰囲気で、しかも高温での熱処理を必要とする。
技術のうちトレンチを用いる方法（図１２参照）におい
ては、以下のような問題点があった。 （１）トレンチ１２０を形成するためにエッチングのマ
スクとなる膜１２１（例えばＳｉＯ2膜）を堆積した後
フォトレジスト１２２を塗布し、露光してレジストを加
工してからマスク１２１を加工する。さらにフォトレジ
スト１２３を除去した後、マスク１２１を用いてＳｉ基
板１２４に深いトレンチ１２０を形成し、マスク１２１
を除去してからトレンチ形成のための異方性エッチング
を行う必要があり、工程が非常に複雑かつ煩雑である。 （２）トレンチは通常アスペクト比が５を超えるよう
な、開口部が狭くかつ非常に深い形状である必要があ
り、エッチングが難しい。 （３）このような深いトレンチを形成するためのエッチ
ングは通常、エッチングプロセスに伴う汚染が深刻であ
り、深いトレンチ内部の洗浄というこれまた大変に難し
い技術を必要とするうえ、その洗浄を持ってしても通常
完全な汚染除去は達成できない。 （４）水素１００％という一歩間違えば爆発の危険を伴
う雰囲気で、しかも高温での熱処理を必要とする。
【０００８】一方、従来技術のうちＳｉＧｅ膜をエッチ
ング除去する方法（図１３参照）においても以下のよう
な問題点があった。 （１）煩雑且つ高コストプロセスとしてよく知られてい
るエピタキシャル成長法により、ＳｉＧｅ１３０および
Ｓｉ１３１の２層構造を基板１３２上に形成する必要が
ある。 （２）しかもこれらのエピタキシャル成長で得られるの
は格子定数のことなる物質の多層構造であり、結晶欠陥
や歪の導入容易となる。 （３）通常のＳｉ−ＬＳＩプロセスでは汚染源としてデ
バイス特性を劣化させることが知られているＧｅが含ま
れていて、しかも空洞を形成していない領域にはＧｅが
高濃度に残存する。
ング除去する方法（図１３参照）においても以下のよう
な問題点があった。 （１）煩雑且つ高コストプロセスとしてよく知られてい
るエピタキシャル成長法により、ＳｉＧｅ１３０および
Ｓｉ１３１の２層構造を基板１３２上に形成する必要が
ある。 （２）しかもこれらのエピタキシャル成長で得られるの
は格子定数のことなる物質の多層構造であり、結晶欠陥
や歪の導入容易となる。 （３）通常のＳｉ−ＬＳＩプロセスでは汚染源としてデ
バイス特性を劣化させることが知られているＧｅが含ま
れていて、しかも空洞を形成していない領域にはＧｅが
高濃度に残存する。
【０００９】このように、従来公知の技術でＳＯＮ基板
を作成すると、複雑なプロセスを必要として、結果とし
てコスト高になり、汚染物質が残留しデバイス特性に悪
影響を与える等の、多くの課題が存在する。
を作成すると、複雑なプロセスを必要として、結果とし
てコスト高になり、汚染物質が残留しデバイス特性に悪
影響を与える等の、多くの課題が存在する。
【００１０】本発明はこのような問題点を解決し、低コ
ストで高品質なＳＯＮ半導体基板の製造方法を提供し、
また、この半導体基板の製造方法を工程中にすることで
高性能な半導体装置を製造することができる方法を提供
することを課題とする。
ストで高品質なＳＯＮ半導体基板の製造方法を提供し、
また、この半導体基板の製造方法を工程中にすることで
高性能な半導体装置を製造することができる方法を提供
することを課題とする。
【００１１】また、従来からのＳＩＭＯＸを応用したＳ
ＯＩ基板の製造方法においても、以下のような問題があ
った。 （１）パターンエッジ部では、ＳｉやＳｉＯ2膜に隆起
や陥没などの特異な形状が見られ、同時に多数の欠陥が
発生することが避けられない。 （２）さらに、得られた半導体基板の表面には、部分Ｓ
ＯＩ構造が形成された領域と形成されていない領域とで
段差が生じてしまう（表面平坦性が担保できない。）。
ＯＩ基板の製造方法においても、以下のような問題があ
った。 （１）パターンエッジ部では、ＳｉやＳｉＯ2膜に隆起
や陥没などの特異な形状が見られ、同時に多数の欠陥が
発生することが避けられない。 （２）さらに、得られた半導体基板の表面には、部分Ｓ
ＯＩ構造が形成された領域と形成されていない領域とで
段差が生じてしまう（表面平坦性が担保できない。）。
【００１２】このように、従来公知の技術で部分ＳＯＩ
基板を作成すると、基板内部には欠陥が発生し、さらに
半導体基板表面の平坦性をも担保することは困難であ
り、このような問題が生じない部分ＳＯＩ基板を製造方
法を提供し、この半導体基板の製造方法を工程中にする
ことで高性能な半導体装置を製造することができる方法
を提供することも課題とする。
基板を作成すると、基板内部には欠陥が発生し、さらに
半導体基板表面の平坦性をも担保することは困難であ
り、このような問題が生じない部分ＳＯＩ基板を製造方
法を提供し、この半導体基板の製造方法を工程中にする
ことで高性能な半導体装置を製造することができる方法
を提供することも課題とする。
【００１３】さらに、本発明は上述してきた課題が解決
された半導体基板、およびこれを用いた半導体装置を提
供することも課題とする。
された半導体基板、およびこれを用いた半導体装置を提
供することも課題とする。
【００１４】
【課題を解決するための手段】本発明は、上記課題を解
決するために、請求項１に記載するように、基板の所望
の領域に微小空洞を形成するためのイオンを注入する第
１ステップと、前記第１ステップにより微小空洞が形成
された基板に熱処理をする第２ステップと、を有し、前
記第２ステップには、少なくとも基板を１０００℃以上
の温度に曝すための高温熱処理ステップがあることを特
徴とする半導体基板の製造方法を提供する。
決するために、請求項１に記載するように、基板の所望
の領域に微小空洞を形成するためのイオンを注入する第
１ステップと、前記第１ステップにより微小空洞が形成
された基板に熱処理をする第２ステップと、を有し、前
記第２ステップには、少なくとも基板を１０００℃以上
の温度に曝すための高温熱処理ステップがあることを特
徴とする半導体基板の製造方法を提供する。
【００１５】本発明によれば、イオンを注入する第１ス
テップを行うことで、基板の所望の領域に微小空洞を形
成することができ、さらに微小空洞が形成された基板に
熱処理をする第２ステップを行うことで、前記第１ステ
ップにより基板に形成された微小空洞を成長、合体させ
て基板表面にほぼ平行な平板状の空洞を有するＳＯＮ半
導体基板を形成することができる。
テップを行うことで、基板の所望の領域に微小空洞を形
成することができ、さらに微小空洞が形成された基板に
熱処理をする第２ステップを行うことで、前記第１ステ
ップにより基板に形成された微小空洞を成長、合体させ
て基板表面にほぼ平行な平板状の空洞を有するＳＯＮ半
導体基板を形成することができる。
【００１６】そしてさらに、従来のＳＯＮ半導体基板の
製造方法においては、空洞が形成された部分の基板表面
が盛り上がってしまい、基板表面の平坦性を担保できな
かったり、空洞と基板表面との間に欠陥が生じたりする
ことがあったが、本発明によれば基板表面の平坦性を保
持しつつＳＯＮ基板を製造することができる。これは、
本発明の方法の第２ステップにおいては、基板を１００
０℃以上の温度に曝すための高温熱処理ステップを行う
ので、第１ステップにおいて形成された微小空洞が成
長、合体するのと同時に、基板そのものも高温に曝され
ることで軟化しており、その結果、基板内部に空洞が形
成された瞬間においては、空洞が形成された部分の基板
表面が盛り上がったとしても、すぐに基板表面は平坦に
戻ることができる（盛り上がった部分が均される）から
である。
製造方法においては、空洞が形成された部分の基板表面
が盛り上がってしまい、基板表面の平坦性を担保できな
かったり、空洞と基板表面との間に欠陥が生じたりする
ことがあったが、本発明によれば基板表面の平坦性を保
持しつつＳＯＮ基板を製造することができる。これは、
本発明の方法の第２ステップにおいては、基板を１００
０℃以上の温度に曝すための高温熱処理ステップを行う
ので、第１ステップにおいて形成された微小空洞が成
長、合体するのと同時に、基板そのものも高温に曝され
ることで軟化しており、その結果、基板内部に空洞が形
成された瞬間においては、空洞が形成された部分の基板
表面が盛り上がったとしても、すぐに基板表面は平坦に
戻ることができる（盛り上がった部分が均される）から
である。
【００１７】請求項１に記載の発明においては、請求項
２に記載するように、第２ステップが、基板を４００以
上７００℃未満の温度に曝すための低温処理ステップ
と、基板を７００以上１０００℃未満の温度に曝すため
の中温処理ステップと、基板を１０００℃以上の温度に
曝すための高温処理ステップと、からなるようにしても
よい。
２に記載するように、第２ステップが、基板を４００以
上７００℃未満の温度に曝すための低温処理ステップ
と、基板を７００以上１０００℃未満の温度に曝すため
の中温処理ステップと、基板を１０００℃以上の温度に
曝すための高温処理ステップと、からなるようにしても
よい。
【００１８】この発明によれば、基板を４００以上７０
０℃未満の温度に曝すための低温処理ステップにより、
第１ステップで注入されたイオンによって、基板に微小
な空洞を形成することができ、次いで基板を７００以上
１０００℃未満の温度に曝すための中温処理ステップに
より、注入されたイオンを基板の外へ放出することがで
き、さらに基板を１０００℃以上の温度に曝すための高
温処理ステップにより、イオンが放出された空洞を成
長、合体させて所望の大きさを有する基板表面にほぼ平
行な平板状の空洞を形成することができるとともに、前
述のように基板表面の平坦性を保持することができる。
０℃未満の温度に曝すための低温処理ステップにより、
第１ステップで注入されたイオンによって、基板に微小
な空洞を形成することができ、次いで基板を７００以上
１０００℃未満の温度に曝すための中温処理ステップに
より、注入されたイオンを基板の外へ放出することがで
き、さらに基板を１０００℃以上の温度に曝すための高
温処理ステップにより、イオンが放出された空洞を成
長、合体させて所望の大きさを有する基板表面にほぼ平
行な平板状の空洞を形成することができるとともに、前
述のように基板表面の平坦性を保持することができる。
【００１９】さらに請求項１または請求項２に記載の発
明においては、請求項３に記載するように、第２ステッ
プにおいて、少なくとも高温熱処理ステップは酸素雰囲
気で行われるようにしてもよい。
明においては、請求項３に記載するように、第２ステッ
プにおいて、少なくとも高温熱処理ステップは酸素雰囲
気で行われるようにしてもよい。
【００２０】この発明によれば、前述した高温熱処理ス
テップの有する作用効果に加え、基板内部に形成された
空洞の内側表面に酸化膜を形成することができる。この
ように空洞の内部表面に酸化膜を形成することで、空洞
の絶縁性を向上することができ、これによりリーク電流
をさらに削減することができる。
テップの有する作用効果に加え、基板内部に形成された
空洞の内側表面に酸化膜を形成することができる。この
ように空洞の内部表面に酸化膜を形成することで、空洞
の絶縁性を向上することができ、これによりリーク電流
をさらに削減することができる。
【００２１】また、この発明においては、酸化雰囲気の
程度を調整することで空洞の内側表面に形成される酸化
膜の膜厚をコントロールすることが可能であり、この膜
厚を徐々に厚くしていくことにより、最終的には、空洞
内部全体を酸化膜で満たすことも可能である。このよう
に空洞内部全体を酸化膜で満たした場合の半導体基板
は、その空洞がある部分においてはＳＯＩ基板であると
考えることもでき、そうすると、本発明はいわゆる部分
ＳＯＩ基板を製造する方法であるともいえる。
程度を調整することで空洞の内側表面に形成される酸化
膜の膜厚をコントロールすることが可能であり、この膜
厚を徐々に厚くしていくことにより、最終的には、空洞
内部全体を酸化膜で満たすことも可能である。このよう
に空洞内部全体を酸化膜で満たした場合の半導体基板
は、その空洞がある部分においてはＳＯＩ基板であると
考えることもでき、そうすると、本発明はいわゆる部分
ＳＯＩ基板を製造する方法であるともいえる。
【００２２】さらに、この発明によれば、酸化されるの
は空洞の内側表面だけでなく基板表面も当然に酸化され
酸化膜が形成されることとなるが、上述のように酸化雰
囲気の程度を調整することにより、基板表面の酸化膜の
膜厚についてもコントロールが可能である。そして、基
板表面の酸化膜の厚さをコントロールすることにより、
半導体基板の表面から空洞までの部分の厚さ（以下、こ
の部分を活性層とする場合がある。）をコントロールす
ることができる。つまり、基板表面に形成される酸化膜
の膜厚を厚くすれば、最終的に製造される半導体基板の
活性層を薄くすることができ、（基板表面に形成された
酸化膜は削り取られるため、）、逆に、基板表面に形成
される酸化膜の膜厚を薄くすれば、最終的に製造される
半導体基板の活性層を厚くすることができる。
は空洞の内側表面だけでなく基板表面も当然に酸化され
酸化膜が形成されることとなるが、上述のように酸化雰
囲気の程度を調整することにより、基板表面の酸化膜の
膜厚についてもコントロールが可能である。そして、基
板表面の酸化膜の厚さをコントロールすることにより、
半導体基板の表面から空洞までの部分の厚さ（以下、こ
の部分を活性層とする場合がある。）をコントロールす
ることができる。つまり、基板表面に形成される酸化膜
の膜厚を厚くすれば、最終的に製造される半導体基板の
活性層を薄くすることができ、（基板表面に形成された
酸化膜は削り取られるため、）、逆に、基板表面に形成
される酸化膜の膜厚を薄くすれば、最終的に製造される
半導体基板の活性層を厚くすることができる。
【００２３】請求項１乃至請求項３の何れか１項に記載
の発明においては、請求項４に記載するように、第１ス
テップにおいて注入されるイオンが、水素イオン、ヘリ
ウムイオン、ネオンイオン、およびフッ素イオン、の群
から選択される１のイオンであることが好ましい。
の発明においては、請求項４に記載するように、第１ス
テップにおいて注入されるイオンが、水素イオン、ヘリ
ウムイオン、ネオンイオン、およびフッ素イオン、の群
から選択される１のイオンであることが好ましい。
【００２４】このようなイオンを用いることにより、第
１ステップにおいて基板にダメージを与えることがな
く、その結果、第１ステップを行う際に基板を加熱する
必要がなく常温において処理することができる。またこ
れらのイオンは軽いため、その飛程をコントロールする
ことも容易であり、その結果、基板内の所望の領域にイ
オンを注入することができる。
１ステップにおいて基板にダメージを与えることがな
く、その結果、第１ステップを行う際に基板を加熱する
必要がなく常温において処理することができる。またこ
れらのイオンは軽いため、その飛程をコントロールする
ことも容易であり、その結果、基板内の所望の領域にイ
オンを注入することができる。
【００２５】請求項１乃至請求項４の何れか１項に記載
の発明においては、請求項５に記載するように、前記基
板が、第１ステップが施される前の段階でゲート電極を
有していてもよい。
の発明においては、請求項５に記載するように、前記基
板が、第１ステップが施される前の段階でゲート電極を
有していてもよい。
【００２６】この発明によれば、前記第１ステップ（つ
まり基板に微小空洞を形成するためのイオンを注入する
ステップ）を行う前の段階で既に基板上にゲート電極が
形成されているので、当該基板上のゲート電極がイオン
を注入する際のマスクの役割を果たすことになる。そう
すると、ゲート電極の直下の部分にはイオンが注入され
ず、基板上にゲート電極が形成されていない部分（つま
り、ゲート電極が形成されている部分の周囲）にイオン
が注入されることとなり、その結果、この後第２ステッ
プを行っても当該部分（ゲート電極の下の部分）には空
洞は形成されず、ゲート電極の直下の部分の周りに部分
的に空洞が形成されることとなる。
まり基板に微小空洞を形成するためのイオンを注入する
ステップ）を行う前の段階で既に基板上にゲート電極が
形成されているので、当該基板上のゲート電極がイオン
を注入する際のマスクの役割を果たすことになる。そう
すると、ゲート電極の直下の部分にはイオンが注入され
ず、基板上にゲート電極が形成されていない部分（つま
り、ゲート電極が形成されている部分の周囲）にイオン
が注入されることとなり、その結果、この後第２ステッ
プを行っても当該部分（ゲート電極の下の部分）には空
洞は形成されず、ゲート電極の直下の部分の周りに部分
的に空洞が形成されることとなる。
【００２７】そして、この発明によって形成された基板
を用い、基板上に形成されたゲート電極の周りにソース
電極とドレイン電極を形成して半導体装置を製造するこ
とにより、ゲート電極の直下の部分には空洞が存在せ
ず、一方ゲート電極の周囲に形成されるソース電極とド
レイン電極の直下の部分には空洞を有する半導体装置
を、特殊なマスク等を利用することなく自己整合的に製
造することができる。
を用い、基板上に形成されたゲート電極の周りにソース
電極とドレイン電極を形成して半導体装置を製造するこ
とにより、ゲート電極の直下の部分には空洞が存在せ
ず、一方ゲート電極の周囲に形成されるソース電極とド
レイン電極の直下の部分には空洞を有する半導体装置
を、特殊なマスク等を利用することなく自己整合的に製
造することができる。
【００２８】さらに、請求項１乃至請求項５の何れか１
項に記載の発明においては、請求項６に記載するよう
に、前記基板が、シリコンからなるようにしてもよい。
項に記載の発明においては、請求項６に記載するよう
に、前記基板が、シリコンからなるようにしてもよい。
【００２９】また、本発明は、上記課題を解決するため
に、請求項７に記載するように、請求項１乃至請求項６
の何れか１項に記載の半導体基板の製造方法を工程中に
有することを特徴とする半導体装置の製造方法を提供す
る。
に、請求項７に記載するように、請求項１乃至請求項６
の何れか１項に記載の半導体基板の製造方法を工程中に
有することを特徴とする半導体装置の製造方法を提供す
る。
【００３０】この発明によれば、所望の領域に空洞を有
するいわゆるＳＯＮ基板や、前記空洞が酸化膜で満たさ
れたいわゆる部分ＳＯＩ基板を製造する工程を有してい
るので、ＭＯＳトランジスタ等の半導体超高集積回路に
おけるリーク電流を削減することができ、その結果、半
導体超高集積回路の集積度の向上を可能にすることがで
きる。
するいわゆるＳＯＮ基板や、前記空洞が酸化膜で満たさ
れたいわゆる部分ＳＯＩ基板を製造する工程を有してい
るので、ＭＯＳトランジスタ等の半導体超高集積回路に
おけるリーク電流を削減することができ、その結果、半
導体超高集積回路の集積度の向上を可能にすることがで
きる。
【００３１】さらに、本発明は、請求項８に記載するよ
うに、基板内部に扁平状の空洞を有する半導体基板であ
って、前記空洞の内表面には酸化膜が形成されており、
前記酸化膜は空洞の内表面が基板厚さ方向と略直行する
位置においては薄く、空洞の内表面が基板の厚さ方向と
略並行する位置においては厚く、形成されていることを
特徴とする半導体基板を提供する。
うに、基板内部に扁平状の空洞を有する半導体基板であ
って、前記空洞の内表面には酸化膜が形成されており、
前記酸化膜は空洞の内表面が基板厚さ方向と略直行する
位置においては薄く、空洞の内表面が基板の厚さ方向と
略並行する位置においては厚く、形成されていることを
特徴とする半導体基板を提供する。
【００３２】この発明によれば、空洞の内表面に形成さ
れている酸化膜は、空洞の内表面が基板の厚さ方向と略
直行する位置において薄く形成されているため、この位
置に酸化膜が厚く形成されている半導体基板と比べて誘
電率をより低くすることができる。特に、基板表面に近
い位置の酸化膜は表面準位が形成されない程度にまで薄
く形成することが好ましいことが知られているところ、
本発明の半導体基板によれば表面準位は形成されない。
れている酸化膜は、空洞の内表面が基板の厚さ方向と略
直行する位置において薄く形成されているため、この位
置に酸化膜が厚く形成されている半導体基板と比べて誘
電率をより低くすることができる。特に、基板表面に近
い位置の酸化膜は表面準位が形成されない程度にまで薄
く形成することが好ましいことが知られているところ、
本発明の半導体基板によれば表面準位は形成されない。
【００３３】さらに、この発明によれば、形成されてい
る酸化膜は、空洞の内表面が基板の厚さ方向と略並行す
る位置においては厚く形成されているので、空洞の形状
を保持することができ、その結果半導体基板の厚さ方向
への耐久性を向上することができる。
る酸化膜は、空洞の内表面が基板の厚さ方向と略並行す
る位置においては厚く形成されているので、空洞の形状
を保持することができ、その結果半導体基板の厚さ方向
への耐久性を向上することができる。
【００３４】また、本発明は、請求項９に記載するよう
に、基板内部に扁平状の空洞を有する半導体基板であっ
て、前記空洞はその内部に酸化物を主成分とする柱また
は隔壁を有していることを特徴とする半導体基板を提供
する。
に、基板内部に扁平状の空洞を有する半導体基板であっ
て、前記空洞はその内部に酸化物を主成分とする柱また
は隔壁を有していることを特徴とする半導体基板を提供
する。
【００３５】一般的に、基板内部に空洞を有するＳＯＮ
基板を製造する場合においては、空洞の形状を大きくす
るにつれてその形状を維持することが困難になる（つま
り、半導体基板そのものの強度が低下する）ことが知ら
れているが、本発明によれば、基板内部に形成された空
洞の内部には、酸化物を主成分とする柱または隔壁を有
しているので、空洞を大きくした場合であってもその形
状を維持することができ、その結果半導体基板の強度を
も維持することが可能となる。そしてさらに、本発明の
半導体基板においては、空洞の形状を保持するための柱
または隔壁は、絶縁性を有する酸化物を主成分としてい
るため、誘電率も低く保つことができる。
基板を製造する場合においては、空洞の形状を大きくす
るにつれてその形状を維持することが困難になる（つま
り、半導体基板そのものの強度が低下する）ことが知ら
れているが、本発明によれば、基板内部に形成された空
洞の内部には、酸化物を主成分とする柱または隔壁を有
しているので、空洞を大きくした場合であってもその形
状を維持することができ、その結果半導体基板の強度を
も維持することが可能となる。そしてさらに、本発明の
半導体基板においては、空洞の形状を保持するための柱
または隔壁は、絶縁性を有する酸化物を主成分としてい
るため、誘電率も低く保つことができる。
【００３６】前記請求項９に記載の発明においては、請
求項１０に記載するように、空洞の内表面には酸化膜が
形成されていることが好ましい。
求項１０に記載するように、空洞の内表面には酸化膜が
形成されていることが好ましい。
【００３７】上述したように空洞の内表面に酸化膜が形
成されていることにより単に空洞が形成されているＳＯ
Ｎ基板に比べリーク電流を抑えることができる。
成されていることにより単に空洞が形成されているＳＯ
Ｎ基板に比べリーク電流を抑えることができる。
【００３８】前記請求項１０に記載の発明においては、
請求項１１に記載するように、前記空洞の内表面に形成
された酸化膜は、空洞の内表面が基板厚さ方向と略直行
する位置においては薄く、空洞の内表面が基板の厚さ方
向と略並行する位置においては厚く、形成されているこ
とが好ましい。
請求項１１に記載するように、前記空洞の内表面に形成
された酸化膜は、空洞の内表面が基板厚さ方向と略直行
する位置においては薄く、空洞の内表面が基板の厚さ方
向と略並行する位置においては厚く、形成されているこ
とが好ましい。
【００３９】この発明によれば、空洞の内部に柱または
隔壁を有しているため、空洞の形状を維持することがで
きるとともに、前記請求項８に記載した発明と同様の作
用効果を奏することができる。
隔壁を有しているため、空洞の形状を維持することがで
きるとともに、前記請求項８に記載した発明と同様の作
用効果を奏することができる。
【００４０】前記請求項８乃至請求項１１の何れか一の
請求項に記載の半導体基板においては、請求項１２に記
載するように、前記扁平状の空洞を介し、前記基板表面
には単結晶半導体層が設置されていることが好ましく、
また前記請求項８乃至請求項１２の何れか一の請求項に
記載の半導体基板においては、請求項１３に記載するよ
うに、前記基板表面は、基板内部に前記空洞が形成され
ている領域と、前記空洞が形成されていない領域とを通
じて平坦であることが好ましい。
請求項に記載の半導体基板においては、請求項１２に記
載するように、前記扁平状の空洞を介し、前記基板表面
には単結晶半導体層が設置されていることが好ましく、
また前記請求項８乃至請求項１２の何れか一の請求項に
記載の半導体基板においては、請求項１３に記載するよ
うに、前記基板表面は、基板内部に前記空洞が形成され
ている領域と、前記空洞が形成されていない領域とを通
じて平坦であることが好ましい。
【００４１】これらの発明により、本発明の半導体基板
を用い半導体装置を製造する際にリソグラフィが容易に
なる等のプロセスの簡易化を図ることができる。
を用い半導体装置を製造する際にリソグラフィが容易に
なる等のプロセスの簡易化を図ることができる。
【００４２】前記請求項８乃至請求項１３のいずれか一
の請求項に記載の半導体基板においては、前記基板は、
シリコンを主材料とするものであり、前記空洞の内表面
に形成された酸化膜は、酸化シリコンを主材料とするも
のであることが好ましい。
の請求項に記載の半導体基板においては、前記基板は、
シリコンを主材料とするものであり、前記空洞の内表面
に形成された酸化膜は、酸化シリコンを主材料とするも
のであることが好ましい。
【００４３】また、本発明は、上記課題を解決するため
に、請求項１５に記載するように、請求項８乃至請求項
１４のいずれか一の請求項に記載の半導体基板を用い、
当該半導体基板表面に半導体素子を形成してなることを
特徴とする半導体装置を提供する。
に、請求項１５に記載するように、請求項８乃至請求項
１４のいずれか一の請求項に記載の半導体基板を用い、
当該半導体基板表面に半導体素子を形成してなることを
特徴とする半導体装置を提供する。
【００４４】本発明の半導体装置は、上述してきた特性
を有する半導体基板を用いているため、リーク電流を削
減することができ、その結果、当該半導体装置の消費電
力を削減することができる。
を有する半導体基板を用いているため、リーク電流を削
減することができ、その結果、当該半導体装置の消費電
力を削減することができる。
【００４５】本発明は、請求項１６に記載するように、
半導体基板表面の素子分離絶縁膜により区分された領域
に半導体素子を形成した半導体装置であって、前記素子
分離絶縁膜により区分された領域の基板内部には、表面
から略一定の深さに扁平状の空洞が形成されており、当
該空洞は、前記素子分離絶縁膜によってその側面を終端
されていることを特徴とする半導体装置を提供し、さら
にまた、請求項１７に記載するように、前記素子分離絶
縁膜が、シャロートレンチ絶縁膜であることを特徴とす
る半導体装置を提供する。
半導体基板表面の素子分離絶縁膜により区分された領域
に半導体素子を形成した半導体装置であって、前記素子
分離絶縁膜により区分された領域の基板内部には、表面
から略一定の深さに扁平状の空洞が形成されており、当
該空洞は、前記素子分離絶縁膜によってその側面を終端
されていることを特徴とする半導体装置を提供し、さら
にまた、請求項１７に記載するように、前記素子分離絶
縁膜が、シャロートレンチ絶縁膜であることを特徴とす
る半導体装置を提供する。
【００４６】
【発明の実施の形態】以下、本発明の［１］半導体基板
の製造方法、および［２］半導体装置の製造方法、さら
に［３］半導体基板、および［４］半導体装置につい
て、図面を参照しつつ説明する。
の製造方法、および［２］半導体装置の製造方法、さら
に［３］半導体基板、および［４］半導体装置につい
て、図面を参照しつつ説明する。
【００４７】［１］半導体基板の製造方法
図１は、本発明の半導体基板の製造方法を示すフロー図
である。
である。
【００４８】本発明は、図１に示すように、基板１の所
望の領域に微小な空洞２を形成するためのイオンを注入
し（第１ステップ：図１（ｂ））、その後、基板１を熱
処理して（第２ステップ：図１（ｃ）〜（ｅ））、所望
の領域に空洞２を有する半導体基板１０を製造する方法
であり、本発明の方法の第２ステップは、少なくとも基
板１を１０００℃以上の温度に曝すためのステップ（高
温熱処理ステップ：図１（ｅ））を有している。第１ス
テップで基板１の所望の領域に注入されたイオンによっ
て形成された微小な空洞２は、第２ステップで成長、合
体し、最終的には、図１（ｆ）に示すように基板の所望
の領域に空洞２を有する半導体基板（いわゆるＳＯＮ基
板）が製造される。
望の領域に微小な空洞２を形成するためのイオンを注入
し（第１ステップ：図１（ｂ））、その後、基板１を熱
処理して（第２ステップ：図１（ｃ）〜（ｅ））、所望
の領域に空洞２を有する半導体基板１０を製造する方法
であり、本発明の方法の第２ステップは、少なくとも基
板１を１０００℃以上の温度に曝すためのステップ（高
温熱処理ステップ：図１（ｅ））を有している。第１ス
テップで基板１の所望の領域に注入されたイオンによっ
て形成された微小な空洞２は、第２ステップで成長、合
体し、最終的には、図１（ｆ）に示すように基板の所望
の領域に空洞２を有する半導体基板（いわゆるＳＯＮ基
板）が製造される。
【００４９】以下、本発明の第１ステップ、および第２
ステップについて説明する。
ステップについて説明する。
【００５０】（第１ステップ）第１ステップは、基板１
の所望の領域にイオンを注入することにより、基板１の
当該領域に微小な空洞２を形成するためのステップであ
る。
の所望の領域にイオンを注入することにより、基板１の
当該領域に微小な空洞２を形成するためのステップであ
る。
【００５１】基板１は、半導体基板として用いることが
でき、イオンを注入することで微小な空洞２を形成する
ことができ、後述する第２ステップにおいて前記微小な
空洞２を成長、合体させて最終的に所望の大きさの空洞
２を形成することができる基板であれば特に限定されな
い。具体的には、シリコン基板、シリコン以外の金属基
板、酸化物基板、窒化物基板、酸窒化物基板等を挙げる
ことができるが、この中でも特にシリコン基板が好まし
い。
でき、イオンを注入することで微小な空洞２を形成する
ことができ、後述する第２ステップにおいて前記微小な
空洞２を成長、合体させて最終的に所望の大きさの空洞
２を形成することができる基板であれば特に限定されな
い。具体的には、シリコン基板、シリコン以外の金属基
板、酸化物基板、窒化物基板、酸窒化物基板等を挙げる
ことができるが、この中でも特にシリコン基板が好まし
い。
【００５２】第１ステップで基板１に微小な空洞２を形
成するために用いられるイオンについても、本発明は特
に限定することはなく、微小な空洞２を形成することが
できるイオンであればいかなるものであってもよい。し
かしながら、（イ）常温で基板１に注入しても基板１に
ダメージを与えず、（ロ）基板１の所望の領域（特に基
板表面からの所望の深さ）に注入するために飛程をコン
トロールすることができるイオンであることが好まし
い。このような性質を有するイオンとしては、いわゆる
「軽イオン」と呼ばれるイオンを挙げることができ、具
体的には、水素イオン、ヘリウムイオン、ネオンイオ
ン、およびフッ素イオンを挙げることができる。
成するために用いられるイオンについても、本発明は特
に限定することはなく、微小な空洞２を形成することが
できるイオンであればいかなるものであってもよい。し
かしながら、（イ）常温で基板１に注入しても基板１に
ダメージを与えず、（ロ）基板１の所望の領域（特に基
板表面からの所望の深さ）に注入するために飛程をコン
トロールすることができるイオンであることが好まし
い。このような性質を有するイオンとしては、いわゆる
「軽イオン」と呼ばれるイオンを挙げることができ、具
体的には、水素イオン、ヘリウムイオン、ネオンイオ
ン、およびフッ素イオンを挙げることができる。
【００５３】このようなイオンを注入する条件（加速電
圧、ドーズなど）は、基板１のどの位置（深さや範囲）
にどの程度のイオンを注入するかにより、つまり、最終
的にどのような空洞２を基板１に形成しようとするかに
より任意に決定することができ、特に限定されることは
ない。例えば、注入するイオンとしてヘリウムイオンを
用いた場合において、加速電圧を５〜１５０ｋｅＶの範
囲で設定し、ドーズを５×１０15〜１×１０18／ｃｍ2
の範囲で設定することが好ましい。
圧、ドーズなど）は、基板１のどの位置（深さや範囲）
にどの程度のイオンを注入するかにより、つまり、最終
的にどのような空洞２を基板１に形成しようとするかに
より任意に決定することができ、特に限定されることは
ない。例えば、注入するイオンとしてヘリウムイオンを
用いた場合において、加速電圧を５〜１５０ｋｅＶの範
囲で設定し、ドーズを５×１０15〜１×１０18／ｃｍ2
の範囲で設定することが好ましい。
【００５４】第１ステップでは、最終的に空洞２を形成
しようとする領域（所望の領域）に前述のイオンを注入
することが必要である。空洞２を形成する領域は、本発
明の方法により製造された半導体基板１０を用いて半導
体装置を製造するにあたり、半導体装置にどのような特
性を持たせるかによって任意に決定すればよく、本発明
はその領域を特に限定するものではない。なお、基板１
に形成された空洞２と半導体装置との関係については後
述する。
しようとする領域（所望の領域）に前述のイオンを注入
することが必要である。空洞２を形成する領域は、本発
明の方法により製造された半導体基板１０を用いて半導
体装置を製造するにあたり、半導体装置にどのような特
性を持たせるかによって任意に決定すればよく、本発明
はその領域を特に限定するものではない。なお、基板１
に形成された空洞２と半導体装置との関係については後
述する。
【００５５】また、基板１の全体ではなく所望の領域に
のみイオンを注入するための方法についても、特に限定
されず、例えば、図１（ｂ）に示すように、所望の領域
に対応する部分を抜き取って形成されたマスク部材Ｍを
用い、これを基板１上に設置しこの上から従来公知のイ
オン法によりイオンを注入してもよい。
のみイオンを注入するための方法についても、特に限定
されず、例えば、図１（ｂ）に示すように、所望の領域
に対応する部分を抜き取って形成されたマスク部材Ｍを
用い、これを基板１上に設置しこの上から従来公知のイ
オン法によりイオンを注入してもよい。
【００５６】また、後述するように、ＳＴＩ（シャロー
トレンチアイソレーション）や、基板上に形成されるゲ
ート電極などの半導体素子にマスクと同様の作用（つま
り、注入されるイオンの領域を設定する）を持たせるこ
とにより自己整合的に空洞２が形成される領域を設定す
ることもできる。
トレンチアイソレーション）や、基板上に形成されるゲ
ート電極などの半導体素子にマスクと同様の作用（つま
り、注入されるイオンの領域を設定する）を持たせるこ
とにより自己整合的に空洞２が形成される領域を設定す
ることもできる。
【００５７】（第２ステップ）第２ステップは、前記第
１ステップにより微小な空洞２が形成された基板１に熱
処理をすることで、微小な空洞２を成長、合体させ、最
終的に一定の大きさを有する空洞２を形成するためのス
テップであり、本発明の第２ステップには、少なくとも
基板１を１０００℃以上の温度に曝すための高温熱処理
ステップ（図１（ｅ）参照）がある。このように、高温
熱処理ステップを行うことにより、第１ステップにおい
て形成された微小な空洞２が成長、合体するのと同時
に、基板１そのものを軟化させることができ、その結
果、基板１内部に空洞２が形成された瞬間においては、
空洞２が形成された部分の基板表面が盛り上がったとし
ても、すぐに基板表面は平坦に戻ることができるので、
基板表面の平坦性を保持することができる。
１ステップにより微小な空洞２が形成された基板１に熱
処理をすることで、微小な空洞２を成長、合体させ、最
終的に一定の大きさを有する空洞２を形成するためのス
テップであり、本発明の第２ステップには、少なくとも
基板１を１０００℃以上の温度に曝すための高温熱処理
ステップ（図１（ｅ）参照）がある。このように、高温
熱処理ステップを行うことにより、第１ステップにおい
て形成された微小な空洞２が成長、合体するのと同時
に、基板１そのものを軟化させることができ、その結
果、基板１内部に空洞２が形成された瞬間においては、
空洞２が形成された部分の基板表面が盛り上がったとし
ても、すぐに基板表面は平坦に戻ることができるので、
基板表面の平坦性を保持することができる。
【００５８】図１に示した本発明の方法における第２ス
テップは、基板１を４００℃以上７００℃未満の温度に
曝すための低温処理ステップ（図１（ｃ））と、基板を
７００℃以上１０００℃未満の温度に曝すための中温処
理ステップ（図１（ｄ））と、基板を１０００℃以上の
温度に曝すための高温処理ステップ（図１（ｅ））から
構成されているが、これに限定されることはなく、低温
処理ステップ、中温処理ステップの何れか一方、または
双方を省略することも可能である。
テップは、基板１を４００℃以上７００℃未満の温度に
曝すための低温処理ステップ（図１（ｃ））と、基板を
７００℃以上１０００℃未満の温度に曝すための中温処
理ステップ（図１（ｄ））と、基板を１０００℃以上の
温度に曝すための高温処理ステップ（図１（ｅ））から
構成されているが、これに限定されることはなく、低温
処理ステップ、中温処理ステップの何れか一方、または
双方を省略することも可能である。
【００５９】しかしながら、図１に示すように、第２ス
テップを３つのステップによって構成することにより、
低温処理ステップで前記第１ステップで注入されたイオ
ンにより基板１に微小な空洞２を形成することができ、
次いで中温処理ステップで注入されたイオンをガスとし
て基板１の外へ放出することができ、さらに高温処理ス
テップで前述のようにイオンが放出された空洞２を成
長、合体させて所望の大きさを有する基板表面にほぼ平
行な平板状の空洞２を形成することができるとともに、
前述のように基板表面の平坦性を保持することができる
ため好ましい。
テップを３つのステップによって構成することにより、
低温処理ステップで前記第１ステップで注入されたイオ
ンにより基板１に微小な空洞２を形成することができ、
次いで中温処理ステップで注入されたイオンをガスとし
て基板１の外へ放出することができ、さらに高温処理ス
テップで前述のようにイオンが放出された空洞２を成
長、合体させて所望の大きさを有する基板表面にほぼ平
行な平板状の空洞２を形成することができるとともに、
前述のように基板表面の平坦性を保持することができる
ため好ましい。
【００６０】第２ステップを行う際の詳細な条件、例え
ば、熱処理雰囲気、温度、昇温速度、時間などについて
は最終的に形成しようとする空洞の大きさ等を考慮して
任意に設定することができる。例えば、熱処理雰囲気を
Ｏ2を０．５％含むＡｒ雰囲気とし、低温熱処理ステッ
プとして４００〜６００℃で２時間処理、次いで中温熱
処理ステップとして８００〜１０００℃で２時間処理、
さらに高温熱処理ステップとして１２００℃から毎分
０．０２℃のゆっくりとした昇温速度で１３５０℃にし
てから５時間処理した場合には、基板表面にほぼ平行な
平板状の空洞を形成することができる。
ば、熱処理雰囲気、温度、昇温速度、時間などについて
は最終的に形成しようとする空洞の大きさ等を考慮して
任意に設定することができる。例えば、熱処理雰囲気を
Ｏ2を０．５％含むＡｒ雰囲気とし、低温熱処理ステッ
プとして４００〜６００℃で２時間処理、次いで中温熱
処理ステップとして８００〜１０００℃で２時間処理、
さらに高温熱処理ステップとして１２００℃から毎分
０．０２℃のゆっくりとした昇温速度で１３５０℃にし
てから５時間処理した場合には、基板表面にほぼ平行な
平板状の空洞を形成することができる。
【００６１】また、本発明の方法においては、前記高温
熱処理ステップを酸素雰囲気で行ってもよい。酸素雰囲
気で高温熱処理ステップを行うことにより、基板１内部
に形成された空洞２の内側表面３に絶縁性に優れた酸化
膜４を形成することができる（図１（ｆ）参照）。
熱処理ステップを酸素雰囲気で行ってもよい。酸素雰囲
気で高温熱処理ステップを行うことにより、基板１内部
に形成された空洞２の内側表面３に絶縁性に優れた酸化
膜４を形成することができる（図１（ｆ）参照）。
【００６２】高温熱処理ステップを酸素雰囲気で行う場
合においては、高温熱処理ステップを行う時間すべてに
おいて酸素雰囲気とする必要はなく、例えば高温熱処理
ステップを５時間行う場合には、その後半（例えば最後
の１時間）だけを酸素雰囲気としてもよい。このように
高温熱処理ステップの最後に酸素雰囲気とするのは、前
述したように、高温熱処理ステップは基板内に形成され
た微小な空洞を成長、合体するためのステップであると
ころ、空洞が成長や合体をしている最中で酸化膜が形成
されてしまうと、その後の空洞の成長や合体を酸化膜が
妨害する場合があるからである。
合においては、高温熱処理ステップを行う時間すべてに
おいて酸素雰囲気とする必要はなく、例えば高温熱処理
ステップを５時間行う場合には、その後半（例えば最後
の１時間）だけを酸素雰囲気としてもよい。このように
高温熱処理ステップの最後に酸素雰囲気とするのは、前
述したように、高温熱処理ステップは基板内に形成され
た微小な空洞を成長、合体するためのステップであると
ころ、空洞が成長や合体をしている最中で酸化膜が形成
されてしまうと、その後の空洞の成長や合体を酸化膜が
妨害する場合があるからである。
【００６３】このように、高温熱処理ステップを酸素雰
囲気で行う場合の酸素の量については、本発明では特に
限定されることはなく、形成しようとする酸化膜の膜厚
により任意に設定することができ、酸素の量を多くする
ことにより基板１内部に形成された空洞２を酸化膜４で
満たすことも可能である（図１（ｆ’）参照）。このよ
うにして製造された、空洞２が酸素膜４で満たされた基
板は、部分的にＳＯＩ構造を有しているといえる。
囲気で行う場合の酸素の量については、本発明では特に
限定されることはなく、形成しようとする酸化膜の膜厚
により任意に設定することができ、酸素の量を多くする
ことにより基板１内部に形成された空洞２を酸化膜４で
満たすことも可能である（図１（ｆ’）参照）。このよ
うにして製造された、空洞２が酸素膜４で満たされた基
板は、部分的にＳＯＩ構造を有しているといえる。
【００６４】なお、本発明の半導体基板の製造方法にお
いては、高温熱処理ステップのみならず第２ステップの
全て（低温熱処理ステップや中温熱処理ステップ）を酸
素雰囲気で行うことも可能である。ここで、低温熱処理
ステップや中温熱処理ステップを酸素雰囲気で行うと、
前記酸化膜４の妨害が増大するとも考えられるが、これ
らのステップでは処理温度が低いため、基板中に酸素が
入り込むことはほとんどないため、空洞２の内側表面３
が酸化されることはなく、従って空洞２の成長や合体に
悪影響を与えることはない。
いては、高温熱処理ステップのみならず第２ステップの
全て（低温熱処理ステップや中温熱処理ステップ）を酸
素雰囲気で行うことも可能である。ここで、低温熱処理
ステップや中温熱処理ステップを酸素雰囲気で行うと、
前記酸化膜４の妨害が増大するとも考えられるが、これ
らのステップでは処理温度が低いため、基板中に酸素が
入り込むことはほとんどないため、空洞２の内側表面３
が酸化されることはなく、従って空洞２の成長や合体に
悪影響を与えることはない。
【００６５】［２］半導体装置の製造方法
本発明の半導体装置の製造方法は、半導体装置の製造工
程において、上述した半導体基板の製造方法をその工程
中に有するものである。
程において、上述した半導体基板の製造方法をその工程
中に有するものである。
【００６６】上述した半導体基板の製造方法は、基板の
所望の領域に絶縁性に優れた平板状の空洞（内側表面に
酸化膜を有する空洞、および酸化膜で満たされたもの含
む）を、基板表面にほぼ平行に形成することができるの
で、こうした半導体基板の製造方法をその一部に有する
半導体製造装置の製造方法によれば、リーク電流を抑え
ることができ、ＭＯＳトランジスタ等の半導体超高集積
回路の集積度の向上を可能にさせることができる。
所望の領域に絶縁性に優れた平板状の空洞（内側表面に
酸化膜を有する空洞、および酸化膜で満たされたもの含
む）を、基板表面にほぼ平行に形成することができるの
で、こうした半導体基板の製造方法をその一部に有する
半導体製造装置の製造方法によれば、リーク電流を抑え
ることができ、ＭＯＳトランジスタ等の半導体超高集積
回路の集積度の向上を可能にさせることができる。
【００６７】（第１実施形態）図２は、本発明の第１の
半導体装置の製造方法を示すフロー図である。
半導体装置の製造方法を示すフロー図である。
【００６８】図２に示した方法は、前述した本発明の半
導体基板の製造方法（図１）により製造された半導体基
板１０を用い（図２（ａ））、半導体基板１０内部に形
成された空洞２の上にゲート電極１１、ソース電極１
２、ドレイン電極１３、ゲート絶縁膜１４、およびサイ
ドウォール１５、１６をそれぞれ事後的に形成する（図
２（ｂ））方法である。
導体基板の製造方法（図１）により製造された半導体基
板１０を用い（図２（ａ））、半導体基板１０内部に形
成された空洞２の上にゲート電極１１、ソース電極１
２、ドレイン電極１３、ゲート絶縁膜１４、およびサイ
ドウォール１５、１６をそれぞれ事後的に形成する（図
２（ｂ））方法である。
【００６９】この方法によれば、半導体素子の下に絶縁
性に優れた空洞２を有しているため、リーク電流を抑え
ることができ、低消費電力・高速動作特性を有する半導
体装置を容易に製造することができる。
性に優れた空洞２を有しているため、リーク電流を抑え
ることができ、低消費電力・高速動作特性を有する半導
体装置を容易に製造することができる。
【００７０】（第２実施形態）図３は、本発明の第２の
半導体装置の製造方法を示すフロー図である。
半導体装置の製造方法を示すフロー図である。
【００７１】図３に示した方法は、前記第１実施形態と
基本的には同様の方法であるが、基板内部に形成された
空洞と半導体素子との位置関係が第１実施形態と異なる
方法であり、前述した本発明の半導体の製造方法（図
１）において、最終的に形成される空洞２を基板１表面
に投影した場合に、投影された空洞の面積が基板１表面
に形成されるゲート電極１１を基板表面に投影した場合
の面積の８０〜１００％となるような空洞２が形成され
た半導体基板１０を用い（図３（ａ））、この空洞２の
上にゲート電極１１を形成し、さらにその周辺に他の半
導体素子を形成する（図３（ｂ））方法である。
基本的には同様の方法であるが、基板内部に形成された
空洞と半導体素子との位置関係が第１実施形態と異なる
方法であり、前述した本発明の半導体の製造方法（図
１）において、最終的に形成される空洞２を基板１表面
に投影した場合に、投影された空洞の面積が基板１表面
に形成されるゲート電極１１を基板表面に投影した場合
の面積の８０〜１００％となるような空洞２が形成され
た半導体基板１０を用い（図３（ａ））、この空洞２の
上にゲート電極１１を形成し、さらにその周辺に他の半
導体素子を形成する（図３（ｂ））方法である。
【００７２】この方法によっても、前記第１実施形態で
製造された半導体基板と同様の素子特性、および回路特
性を有する半導体装置を製造することが可能である。
製造された半導体基板と同様の素子特性、および回路特
性を有する半導体装置を製造することが可能である。
【００７３】（第３実施形態）図４は、本発明の第３の
半導体装置の製造方法を示すフロー図である。
半導体装置の製造方法を示すフロー図である。
【００７４】図４に示した方法は、前述した本発明の半
導体基板の製造方法（図１）を行う前の段階で基板１に
ＳＴＩ（シャロートレンチアイソレーション）２０を形
成しておき（図４（ａ））、ＳＴＩ２０が形成された基
板１を用いて前述した本発明の半導体基板の製造方法
（図１参照）を行うことにより、ＳＴＩ２０の間に空洞
２を形成し（図４（ｂ）および（ｃ））、その後、当該
空洞２の上に半導体素子を形成する（図４（ｄ））方法
である。
導体基板の製造方法（図１）を行う前の段階で基板１に
ＳＴＩ（シャロートレンチアイソレーション）２０を形
成しておき（図４（ａ））、ＳＴＩ２０が形成された基
板１を用いて前述した本発明の半導体基板の製造方法
（図１参照）を行うことにより、ＳＴＩ２０の間に空洞
２を形成し（図４（ｂ）および（ｃ））、その後、当該
空洞２の上に半導体素子を形成する（図４（ｄ））方法
である。
【００７５】この方法によれば、前述の実施形態で製造
された半導体基板と同様の素子特性、および回路特性を
有する半導体装置を製造することができるとともに、本
発明の半導体基板の製造方法を行う前の段階で基板に形
成されるＳＴＩ２０内部には、空洞２が生じない条件が
存在しているため、本発明の半導体基板の製造方法の第
１ステップでマスクＭを用いずに基板１全体にイオンを
照射しても、所望の領域（つまりＳＴＩ２０が形成され
ていない領域）に自己整合的に空洞２を形成することが
できる。なお、この方法を用いる場合には、本発明の半
導体基板の製造方法の第１ステップにおいて注入するイ
オンの飛程を、基板１に形成されているＳＴＩ２０の深
さより浅く設定する必要がある。
された半導体基板と同様の素子特性、および回路特性を
有する半導体装置を製造することができるとともに、本
発明の半導体基板の製造方法を行う前の段階で基板に形
成されるＳＴＩ２０内部には、空洞２が生じない条件が
存在しているため、本発明の半導体基板の製造方法の第
１ステップでマスクＭを用いずに基板１全体にイオンを
照射しても、所望の領域（つまりＳＴＩ２０が形成され
ていない領域）に自己整合的に空洞２を形成することが
できる。なお、この方法を用いる場合には、本発明の半
導体基板の製造方法の第１ステップにおいて注入するイ
オンの飛程を、基板１に形成されているＳＴＩ２０の深
さより浅く設定する必要がある。
【００７６】（第４実施形態）図５は、本発明の第４の
半導体装置の製造方法を示すフロー図である。
半導体装置の製造方法を示すフロー図である。
【００７７】図５に示した方法は、前述した本発明の半
導体基板の製造方法（図１）を行う前の段階で基板１に
ゲート電極１１とゲート絶縁膜１４を形成しておき（図
５（ａ））、ゲート電極１１とゲート絶縁膜１４が形成
された基板１を用いて前述した本発明の半導体基板の製
造方法（図１参照）を行うことにより、ゲート電極とゲ
ート絶縁膜１４が形成されている部分以外の部分に空洞
２を形成し（図５（ｂ）および（ｃ））、その後、当該
空洞の上にその他の半導体素子を形成する（図５
（ｄ））である。
導体基板の製造方法（図１）を行う前の段階で基板１に
ゲート電極１１とゲート絶縁膜１４を形成しておき（図
５（ａ））、ゲート電極１１とゲート絶縁膜１４が形成
された基板１を用いて前述した本発明の半導体基板の製
造方法（図１参照）を行うことにより、ゲート電極とゲ
ート絶縁膜１４が形成されている部分以外の部分に空洞
２を形成し（図５（ｂ）および（ｃ））、その後、当該
空洞の上にその他の半導体素子を形成する（図５
（ｄ））である。
【００７８】この方法によれば、前記第３実施形態にお
けるＳＴＩ２０の役割を半導体素子の一種であるゲート
電極１１とゲート絶縁膜１４に持たせることができ、自
己整合的に空洞２を形成することができる。この方法
は、本発明の半導体基板の製造方法においてマスクＭを
用いる必要がなく、さらに前記第３実施形態のようにＳ
ＴＩ２０を形成する必要もないため、ＳＯＮ半導体基板
を用い、優れた素子特性および回路特性を有する半導体
装置を簡便かつ精密に製造することができる。
けるＳＴＩ２０の役割を半導体素子の一種であるゲート
電極１１とゲート絶縁膜１４に持たせることができ、自
己整合的に空洞２を形成することができる。この方法
は、本発明の半導体基板の製造方法においてマスクＭを
用いる必要がなく、さらに前記第３実施形態のようにＳ
ＴＩ２０を形成する必要もないため、ＳＯＮ半導体基板
を用い、優れた素子特性および回路特性を有する半導体
装置を簡便かつ精密に製造することができる。
【００７９】なお、図５に示す半導体装置の製造方法に
おいては、ゲート電極１１とゲート絶縁膜１４のみが形
成された基板を用いているが、ゲート電極１１の両側に
サイドウォール１５、１６が形成されている基板１を用
いることも可能である（図示せず）。
おいては、ゲート電極１１とゲート絶縁膜１４のみが形
成された基板を用いているが、ゲート電極１１の両側に
サイドウォール１５、１６が形成されている基板１を用
いることも可能である（図示せず）。
【００８０】（第５実施形態）図６は、本発明の第５の
半導体装置の製造方法を示すフロー図であり、前記第４
実施形態を応用した方法である。
半導体装置の製造方法を示すフロー図であり、前記第４
実施形態を応用した方法である。
【００８１】図６に示した方法は、表面に絶縁膜３０を
持つ基板３１と、表面に多結晶シリコン３２が堆積した
基板３３とを、絶縁膜３０と多結晶シリコン３２とが接
するように貼り合わせることにより形成された積層構造
を有する基板３５を用い（図６（ａ）および（ｂ））、
さらにこの基板３５の絶縁膜３０に近い側の表面（図６
（ｂ）における上側面）を研削して薄膜化する（図６
（ｃ））。その後、薄膜化された側の表面に第１のゲー
ト絶縁膜１４および第１のゲート電極１１を形成し（図
６（ｄ））、次いで前述した本発明の半導体基板の製造
方法を行うことにより、第１のゲート電極１１が形成さ
れている部分以外の部分に空洞２を形成し（図６（ｅ）
および（ｆ））、最後に、当該空洞２の上にその他の半
導体素子を形成する（図５（ｇ））である。
持つ基板３１と、表面に多結晶シリコン３２が堆積した
基板３３とを、絶縁膜３０と多結晶シリコン３２とが接
するように貼り合わせることにより形成された積層構造
を有する基板３５を用い（図６（ａ）および（ｂ））、
さらにこの基板３５の絶縁膜３０に近い側の表面（図６
（ｂ）における上側面）を研削して薄膜化する（図６
（ｃ））。その後、薄膜化された側の表面に第１のゲー
ト絶縁膜１４および第１のゲート電極１１を形成し（図
６（ｄ））、次いで前述した本発明の半導体基板の製造
方法を行うことにより、第１のゲート電極１１が形成さ
れている部分以外の部分に空洞２を形成し（図６（ｅ）
および（ｆ））、最後に、当該空洞２の上にその他の半
導体素子を形成する（図５（ｇ））である。
【００８２】この方法によれば、多結晶シリコン３２が
第２のゲート電極となり、絶縁膜３０が第２のゲート絶
縁膜の役割を果たし、その結果、いわゆるＷゲート構造
を有する半導体装置を容易に製造することができる。
第２のゲート電極となり、絶縁膜３０が第２のゲート絶
縁膜の役割を果たし、その結果、いわゆるＷゲート構造
を有する半導体装置を容易に製造することができる。
【００８３】（第６実施形態）図７は、本発明の第６の
半導体装置の製造方法を示すフロー図である。
半導体装置の製造方法を示すフロー図である。
【００８４】前記図２〜６に示した本発明の半導体装置
の製造方法は、個々の半導体素子もしくは半導体素子の
一部分の下に空洞を有する半導体装置の製造方法である
が、本発明の方法はこれに限定されるものではなく、回
路ブロック毎に空洞を設けたり設けなかったりすること
もできる。
の製造方法は、個々の半導体素子もしくは半導体素子の
一部分の下に空洞を有する半導体装置の製造方法である
が、本発明の方法はこれに限定されるものではなく、回
路ブロック毎に空洞を設けたり設けなかったりすること
もできる。
【００８５】図７に示した方法は、前述した本発明の半
導体基板の製造方法（図１）により所望の領域に空洞２
が形成された半導体基板１０を用い（図７（ａ））、基
板１内部に形成された空洞２の上に所定の回路グループ
５０を形成し、一方空洞２が形成されていない部分に他
の回路グループ５１を形成する（図７（ｂ））方法であ
る。
導体基板の製造方法（図１）により所望の領域に空洞２
が形成された半導体基板１０を用い（図７（ａ））、基
板１内部に形成された空洞２の上に所定の回路グループ
５０を形成し、一方空洞２が形成されていない部分に他
の回路グループ５１を形成する（図７（ｂ））方法であ
る。
【００８６】この発明は、いわゆるＳＯＣ（Ｓｉ ｏｎ
ａ ｃｈｉｐ）に本発明の方法を応用したものであ
る。通常ＳＯＣと呼ばれるシステムＬＳＩには、複数の
異なる機能を持つ回路領域が同一基板上に混在する。こ
の際に、ＳＯＮ構造を用いることで性能向上が見込まれ
る回路と、通常のＳｉ基板に作成した方が良好な特性を
示す回路が混在することも考えられる。そこで、図７に
示したように例えばロジックとＤＲＡＭを混載するＳＯ
Ｃの場合には、ロジック領域にのみＳＯＮ構造を作成す
ることで高速・低消費電力を達成し、ＤＲＡＭ領域は通
常のＳｉ基板を残すことでもれ電流の少ない高い信頼性
を得ることを同時に達成できる。この際に、本発明の方
法によれば、ＳＯＮを作成した領域とそうでない領域
で、Ｓｉ基板表面の高さにほとんど差が生じないため、
フォトリソグラフィー工程で露光機を使う際に、焦点深
度が浅い場合にも両方に同時に焦点が合うことがメリッ
トとなる。
ａ ｃｈｉｐ）に本発明の方法を応用したものであ
る。通常ＳＯＣと呼ばれるシステムＬＳＩには、複数の
異なる機能を持つ回路領域が同一基板上に混在する。こ
の際に、ＳＯＮ構造を用いることで性能向上が見込まれ
る回路と、通常のＳｉ基板に作成した方が良好な特性を
示す回路が混在することも考えられる。そこで、図７に
示したように例えばロジックとＤＲＡＭを混載するＳＯ
Ｃの場合には、ロジック領域にのみＳＯＮ構造を作成す
ることで高速・低消費電力を達成し、ＤＲＡＭ領域は通
常のＳｉ基板を残すことでもれ電流の少ない高い信頼性
を得ることを同時に達成できる。この際に、本発明の方
法によれば、ＳＯＮを作成した領域とそうでない領域
で、Ｓｉ基板表面の高さにほとんど差が生じないため、
フォトリソグラフィー工程で露光機を使う際に、焦点深
度が浅い場合にも両方に同時に焦点が合うことがメリッ
トとなる。
【００８７】なお、前述してきた本発明の第１〜６実施
形態において、ゲート電極１１、ソース電極１２、ドレ
イン電極１３、ゲート絶縁膜１４、およびサイドウォー
ル１５、１６等の半導体素子を形成する方法について
は、本発明は特に限定することはなく、従来公知の形成
方法を全て用いることができる。また、図２〜７に示す
半導体基板の空洞の内側表面には酸化膜が形成されてい
るが、酸化膜が形成されていない空洞、および空洞が酸
化膜で満たされているもの（図１（ｆ’）参照）を用い
ることも当然に可能である。
形態において、ゲート電極１１、ソース電極１２、ドレ
イン電極１３、ゲート絶縁膜１４、およびサイドウォー
ル１５、１６等の半導体素子を形成する方法について
は、本発明は特に限定することはなく、従来公知の形成
方法を全て用いることができる。また、図２〜７に示す
半導体基板の空洞の内側表面には酸化膜が形成されてい
るが、酸化膜が形成されていない空洞、および空洞が酸
化膜で満たされているもの（図１（ｆ’）参照）を用い
ることも当然に可能である。
【００８８】［３］半導体基板
次に本発明の半導体基板について図面を用いて詳細に説
明する。
明する。
【００８９】図８〜ｘは、それぞれ本発明の半導体基板
の概略断面図である。そして、これらの半導体基板は全
て、上述した本発明の半導体基板の製造方法（上記
［１］）において、イオン注入条件（例えば、イオン
種、加速電圧、ドーズ等）や熱処理条件（例えば、熱処
理雰囲気、温度、昇温速度、時間等）をコントロールす
ることにより製造することができる。
の概略断面図である。そして、これらの半導体基板は全
て、上述した本発明の半導体基板の製造方法（上記
［１］）において、イオン注入条件（例えば、イオン
種、加速電圧、ドーズ等）や熱処理条件（例えば、熱処
理雰囲気、温度、昇温速度、時間等）をコントロールす
ることにより製造することができる。
【００９０】図８（ａ）に示す本発明の半導体基板８０
は、基板８１内部に扁平状の空洞８２を有する半導体基
板であって、この空洞８２の内表面には酸化膜８３が形
成されている。そして、この酸化膜８３は、空洞８２の
内表面が基板厚さ方向（図中の矢印参照）と略直行する
位置においては薄く（図中の符号Ｗ１参照）、空洞の内
表面が基板の厚さ方向と略並行する位置においては厚く
（図中の符号Ｗ２参照）、形成されていることに特徴を
有している。つまり、本発明の半導体基板８０は、扁平
上の空洞８２のいわゆる上面と下面における酸化膜の厚
さＷ１が、空洞８２の両端における酸化膜の厚さＷ２よ
りも薄いことに特徴を有している。
は、基板８１内部に扁平状の空洞８２を有する半導体基
板であって、この空洞８２の内表面には酸化膜８３が形
成されている。そして、この酸化膜８３は、空洞８２の
内表面が基板厚さ方向（図中の矢印参照）と略直行する
位置においては薄く（図中の符号Ｗ１参照）、空洞の内
表面が基板の厚さ方向と略並行する位置においては厚く
（図中の符号Ｗ２参照）、形成されていることに特徴を
有している。つまり、本発明の半導体基板８０は、扁平
上の空洞８２のいわゆる上面と下面における酸化膜の厚
さＷ１が、空洞８２の両端における酸化膜の厚さＷ２よ
りも薄いことに特徴を有している。
【００９１】空洞８２内表面に形成される酸化膜８３の
膜がこのように形成されていることにより、誘電率を低
くすることができ、また基板内部に表面準位が形成され
ないため好ましい。
膜がこのように形成されていることにより、誘電率を低
くすることができ、また基板内部に表面準位が形成され
ないため好ましい。
【００９２】このような半導体基板８０を形成する方法
としては、前記で説明した本発明の半導体基板の製造方
法を用いることができ、イオン注入条件や熱処理条件を
コントロールすることにより、酸化膜の厚さＷ１、およ
びＷ２を任意に設定することができる。誘電率を低く
し、基板内部に表面準位が形成されないようにするため
には、酸化膜の厚さＷ１、Ｗ２はそれぞれ、１〜５０ｎ
ｍ、１００〜３００ｎｍの範囲で設定することが好まし
い。
としては、前記で説明した本発明の半導体基板の製造方
法を用いることができ、イオン注入条件や熱処理条件を
コントロールすることにより、酸化膜の厚さＷ１、およ
びＷ２を任意に設定することができる。誘電率を低く
し、基板内部に表面準位が形成されないようにするため
には、酸化膜の厚さＷ１、Ｗ２はそれぞれ、１〜５０ｎ
ｍ、１００〜３００ｎｍの範囲で設定することが好まし
い。
【００９３】図８（ｂ）は、上記図８（ａ）にしめすよ
うな空洞を連続して設けた半導体基板の概略断面図であ
る。空洞が形成される領域をイオン注入条件によってコ
ントロールすることにより図８（ｂ）に示すような半導
体基板とすることもできる。
うな空洞を連続して設けた半導体基板の概略断面図であ
る。空洞が形成される領域をイオン注入条件によってコ
ントロールすることにより図８（ｂ）に示すような半導
体基板とすることもできる。
【００９４】図９は、本発明の半導体基板の別の実施の
形態を示す概略断面図である。
形態を示す概略断面図である。
【００９５】図９に示す半導体基板９０は、基板９１内
部に扁平状の空洞９２を有しており、その内部に酸化物
を主成分とする柱または隔壁９３を有していることに特
徴を有している。
部に扁平状の空洞９２を有しており、その内部に酸化物
を主成分とする柱または隔壁９３を有していることに特
徴を有している。
【００９６】このような半導体基板９０も前記で説明し
た本発明の製造方法を用いて製造することができる。
た本発明の製造方法を用いて製造することができる。
【００９７】上記で説明してきた本発明の半導体基板に
おいては、その表面が平坦であり、基板８１、９１はシ
リコンを主材料とするものであり、さらに、空洞の内表
面に形成された酸化膜８３や空洞内部に設けられた柱ま
たは隔壁９３は、酸化シリコンを主材料とするものであ
る。
おいては、その表面が平坦であり、基板８１、９１はシ
リコンを主材料とするものであり、さらに、空洞の内表
面に形成された酸化膜８３や空洞内部に設けられた柱ま
たは隔壁９３は、酸化シリコンを主材料とするものであ
る。
【００９８】［４］半導体装置
次に本発明の半導体装置について図面を用いて詳細に説
明する。
明する。
【００９９】図１０は、本発明の半導体装置の実施の形
態を示す概略断面図であり、半導体基板１００表面の素
子分離絶縁膜（例えばＳＴＩ）１０１により区分された
領域に半導体素子１０２を形成した半導体装置１０４で
あって、前記素子分離絶縁膜１０１により区分された領
域の基板内部には、表面から略一定の深さに扁平状の空
洞１０５が形成されており、当該空洞は、前記素子分離
絶縁膜１０１によってその側面を終端されていることに
特徴を有している。
態を示す概略断面図であり、半導体基板１００表面の素
子分離絶縁膜（例えばＳＴＩ）１０１により区分された
領域に半導体素子１０２を形成した半導体装置１０４で
あって、前記素子分離絶縁膜１０１により区分された領
域の基板内部には、表面から略一定の深さに扁平状の空
洞１０５が形成されており、当該空洞は、前記素子分離
絶縁膜１０１によってその側面を終端されていることに
特徴を有している。
【０１００】本発明の半導体装置は、前記で説明した本
発明の［２］半導体装置の製造方法における（第３実施
形態）（図４参照）によって容易に製造することができ
る。
発明の［２］半導体装置の製造方法における（第３実施
形態）（図４参照）によって容易に製造することができ
る。
【０１０１】なお、図１０に示す半導体装置の半導体基
板１００に形成された空洞１０５の内部には酸化膜１０
６が形成されていてもよい。
板１００に形成された空洞１０５の内部には酸化膜１０
６が形成されていてもよい。
【０１０２】
【実施例】本発明の半導体基板の製造方法、および半導
体装置の製造方法について、実施例により具体的に説明
する。
体装置の製造方法について、実施例により具体的に説明
する。
【０１０３】（実施例１）実施例１は、本発明の半導体
基板の製造方法の実施例である。
基板の製造方法の実施例である。
【０１０４】基板としては、シリコン基板を用い、第１
ステップにおいて用いるイオンとしてはヘリウムを用い
た。第１ステップにおけるヘリウムイオンの注入条件と
しては、加速電圧を４５ｋｅＶとし、ドーズを４×１０
１７／ｃｍ2とした。
ステップにおいて用いるイオンとしてはヘリウムを用い
た。第１ステップにおけるヘリウムイオンの注入条件と
しては、加速電圧を４５ｋｅＶとし、ドーズを４×１０
１７／ｃｍ2とした。
【０１０５】また、第２ステップにおける熱処理条件と
しては、熱処理雰囲気をＯ2を０．５％含むＡｒ雰囲気
とし、低温熱処理ステップとして４００〜６００℃で２
時間処理し、次いで中温熱処理ステップとして８００〜
１０００℃で２時間処理し、さらに高温熱処理ステップ
として１２００℃から毎分０．０２℃のゆっくりとした
昇温速度で１３５０℃にしてから５時間処理した。
しては、熱処理雰囲気をＯ2を０．５％含むＡｒ雰囲気
とし、低温熱処理ステップとして４００〜６００℃で２
時間処理し、次いで中温熱処理ステップとして８００〜
１０００℃で２時間処理し、さらに高温熱処理ステップ
として１２００℃から毎分０．０２℃のゆっくりとした
昇温速度で１３５０℃にしてから５時間処理した。
【０１０６】第１実施例において以下の結果が得られ
た。
た。
【０１０７】（１）図１１は、第１実施例で製造した半
導体基板の断面写真である。図１１に示す１１１が基板
であり、１１２が空洞であり、１１３が基板表面であ
り、１１４が酸化膜である。空洞１１２の大きさと酸化
膜１１４の厚さを調整することにより、酸化膜１１４
を、空洞１１２を支える柱のごとく形成することもで
き、上記実施の形態で説明した本発明の半導体基板（図
８（ｂ）参照）が製造されていることが分かった。
導体基板の断面写真である。図１１に示す１１１が基板
であり、１１２が空洞であり、１１３が基板表面であ
り、１１４が酸化膜である。空洞１１２の大きさと酸化
膜１１４の厚さを調整することにより、酸化膜１１４
を、空洞１１２を支える柱のごとく形成することもで
き、上記実施の形態で説明した本発明の半導体基板（図
８（ｂ）参照）が製造されていることが分かった。
【０１０８】（２）低温熱処理ステップ、中温熱処理ス
テップ、および高温熱処理ステップの各段階における基
板内部の構造変化をＴＥＭで観測した結果、図１（ｃ）
〜（ｆ）にしめすような構造変化を確認することができ
た。
テップ、および高温熱処理ステップの各段階における基
板内部の構造変化をＴＥＭで観測した結果、図１（ｃ）
〜（ｆ）にしめすような構造変化を確認することができ
た。
【０１０９】（３）図１０に示すように、最終的に基板
内部に形成された空洞は、その高さ（基板の厚さ方向の
空洞の高さ）は約１００ｎｍと均一であり、その幅（基
板表面に対して平行方向の空洞の大きさ）は第１ステッ
プにおいてイオンを注入した領域と同じ幅となった。
内部に形成された空洞は、その高さ（基板の厚さ方向の
空洞の高さ）は約１００ｎｍと均一であり、その幅（基
板表面に対して平行方向の空洞の大きさ）は第１ステッ
プにおいてイオンを注入した領域と同じ幅となった。
【０１１０】（４）さらに、この空洞の内側表面を詳細
に観察したところ、厚さ約５ｎｍの薄い酸化膜が形成さ
れていることが確認できた。
に観察したところ、厚さ約５ｎｍの薄い酸化膜が形成さ
れていることが確認できた。
【０１１１】（実施例２）実施例２は、本発明の半導体
基板の製造方法の別の実施例である。
基板の製造方法の別の実施例である。
【０１１２】基板としては、シリコン基板を用い、第１
ステップにおいて用いるイオンとしてはヘリウムを用い
た。第１ステップにおけるヘリウムイオンの注入条件と
しては、加速電圧を４５ｋｅＶとし、ドーズを３．５×
１０17／ｃｍ2とした。
ステップにおいて用いるイオンとしてはヘリウムを用い
た。第１ステップにおけるヘリウムイオンの注入条件と
しては、加速電圧を４５ｋｅＶとし、ドーズを３．５×
１０17／ｃｍ2とした。
【０１１３】また、第２ステップにおける熱処理条件と
しては、熱処理雰囲気をＯ2を含む酸素雰囲気とし、低
温熱処理ステップとして４００〜６００℃で２時間処理
し、次いで中温熱処理ステップとして８００〜１０００
℃で２時間処理し、さらに高温熱処理ステップとして１
２００℃から毎分０．０２℃のゆっくりとした昇温速度
で１３５０℃にしてから４時間処理した。
しては、熱処理雰囲気をＯ2を含む酸素雰囲気とし、低
温熱処理ステップとして４００〜６００℃で２時間処理
し、次いで中温熱処理ステップとして８００〜１０００
℃で２時間処理し、さらに高温熱処理ステップとして１
２００℃から毎分０．０２℃のゆっくりとした昇温速度
で１３５０℃にしてから４時間処理した。
【０１１４】第２実施例において以下の結果が得られ
た。
た。
【０１１５】（１）低温熱処理ステップ、中温熱処理ス
テップ、および高温熱処理ステップの各段階における基
板内部の構造変化をＴＥＭで観測した結果、図１（ｃ）
〜（ｆ’）にしめすような構造変化、つまり空洞内部が
酸化膜で満たされた構造（部分ＳＯＩ構造）を確認する
ことができた。
テップ、および高温熱処理ステップの各段階における基
板内部の構造変化をＴＥＭで観測した結果、図１（ｃ）
〜（ｆ’）にしめすような構造変化、つまり空洞内部が
酸化膜で満たされた構造（部分ＳＯＩ構造）を確認する
ことができた。
【０１１６】（２）最終的に基板内部に形成された空洞
は、その高さ（基板の厚さ方向の空洞の高さ）は約２０
０ｎｍと均一であり、その幅（基板表面に対して平行方
向の空洞の大きさ）は第１ステップにおいてイオンを注
入した領域と同じ幅となった。
は、その高さ（基板の厚さ方向の空洞の高さ）は約２０
０ｎｍと均一であり、その幅（基板表面に対して平行方
向の空洞の大きさ）は第１ステップにおいてイオンを注
入した領域と同じ幅となった。
【０１１７】（実施例３）前記実施例１に示したイオン
注入条件、および熱処理条件と同様の条件により、様々
な空洞を有する基板を作成し、これらの基板を用いて、
前記第１〜第６実施形態（図２〜６参照）に示す半導体
装置を製造した。なお、ゲート電極、ソース電極および
ドレイン電極等の半導体素子については、従来公知の方
法によりそれぞれ形成した。
注入条件、および熱処理条件と同様の条件により、様々
な空洞を有する基板を作成し、これらの基板を用いて、
前記第１〜第６実施形態（図２〜６参照）に示す半導体
装置を製造した。なお、ゲート電極、ソース電極および
ドレイン電極等の半導体素子については、従来公知の方
法によりそれぞれ形成した。
【０１１８】製造された半導体装置は何れも、半導体基
板の所望の領域に優れた絶縁性を有する空洞を有してい
るため、従来のそれに比してリーク電流を抑えることが
でき、低消費電力・高速動作特性を有する半導体装置で
あった。
板の所望の領域に優れた絶縁性を有する空洞を有してい
るため、従来のそれに比してリーク電流を抑えることが
でき、低消費電力・高速動作特性を有する半導体装置で
あった。
【０１１９】
【発明の効果】以上説明したように、本発明の半導体基
板の製造方法によれば、イオンを注入する第１ステップ
を行うことで、基板の所望の領域に微小空洞を形成する
ことができ、さらに微小空洞が形成された基板に熱処理
をする第２ステップを行うことで、前記第１ステップに
より基板に形成された微小空洞を成長、合体させて基板
表面にほぼ平行な平板状の空洞を有するＳＯＮ半導体基
板を形成することができる。
板の製造方法によれば、イオンを注入する第１ステップ
を行うことで、基板の所望の領域に微小空洞を形成する
ことができ、さらに微小空洞が形成された基板に熱処理
をする第２ステップを行うことで、前記第１ステップに
より基板に形成された微小空洞を成長、合体させて基板
表面にほぼ平行な平板状の空洞を有するＳＯＮ半導体基
板を形成することができる。
【０１２０】そしてさらに、本発明によれば、基板を１
０００℃以上の温度に曝すための高温熱処理ステップを
行うので、第１ステップにおいて形成された微小空洞が
成長、合体するのと同時に、基板そのものも高温に曝さ
れることで軟化しており、その結果、基板内部に空洞が
形成された瞬間においては、空洞が形成された部分の基
板表面が盛り上がったとしても、すぐに基板表面は平坦
に戻ることができる（盛り上がった部分が均される）の
で、基板表面の平坦性を保持しつつＳＯＮ基板を製造す
ることができる。
０００℃以上の温度に曝すための高温熱処理ステップを
行うので、第１ステップにおいて形成された微小空洞が
成長、合体するのと同時に、基板そのものも高温に曝さ
れることで軟化しており、その結果、基板内部に空洞が
形成された瞬間においては、空洞が形成された部分の基
板表面が盛り上がったとしても、すぐに基板表面は平坦
に戻ることができる（盛り上がった部分が均される）の
で、基板表面の平坦性を保持しつつＳＯＮ基板を製造す
ることができる。
【０１２１】また、本発明の半導体装置の製造方法によ
れば、従来のそれに比してリーク電流を抑えることがで
き、低消費電力・高速動作特性を有する半導体装置を簡
便かつ安価に製造することができる。
れば、従来のそれに比してリーク電流を抑えることがで
き、低消費電力・高速動作特性を有する半導体装置を簡
便かつ安価に製造することができる。
【０１２２】また、本発明の半導体基板、および半導体
装置は、低消費電力・高速動作特性を実現することがで
きた。
装置は、低消費電力・高速動作特性を実現することがで
きた。
【図１】本発明の半導体基板の製造方法を示すフロー図
である。
である。
【図２】本発明の第１の半導体装置の製造方法を示すフ
ロー図である。
ロー図である。
【図３】本発明の第２の半導体装置の製造方法を示すフ
ロー図である。
ロー図である。
【図４】本発明の第３の半導体装置の製造方法を示すフ
ロー図である。
ロー図である。
【図５】本発明の第４の半導体装置の製造方法を示すフ
ロー図である。
ロー図である。
【図６】本発明の第５の半導体装置の製造方法を示すフ
ロー図である。
ロー図である。
【図７】本発明の第６の半導体装置の製造方法を示すフ
ロー図である。
ロー図である。
【図８】本発明の半導体基板を示す概略断面図である。
【図９】本発明の半導体基板を示す概略断面図である。
【図１０】本発明の半導体装置を示す概略断面図であ
る。
る。
【図１１】本発明の第１実施例で製造した半導体基板の
断面写真である。
断面写真である。
【図１２】従来技術を示すフロー図である。
【図１３】他の従来技術を示すフロー図である。
１、３０、３３、８１、９１、１００、１１１、１２
４、１３２…基板 ２、８２、９２、１０５、１１２…空洞 ３…空洞の内部表面 ４、８３、１０６…酸化膜 １０…半導体基板 １１…ゲート電極 １２…ソース電極 １３…ドレイン電極 １４…ゲート絶縁膜 １５、１６…サイドウォール ２０、１０１…ＳＴＩ ３０…絶縁膜 ３２…多結晶シリコン １１３…基板表面
４、１３２…基板 ２、８２、９２、１０５、１１２…空洞 ３…空洞の内部表面 ４、８３、１０６…酸化膜 １０…半導体基板 １１…ゲート電極 １２…ソース電極 １３…ドレイン電極 １４…ゲート絶縁膜 １５、１６…サイドウォール ２０、１０１…ＳＴＩ ３０…絶縁膜 ３２…多結晶シリコン １１３…基板表面
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/764 Ｈ０１Ｌ 21/76 Ｄ
29/78 29/78 ６２６Ｃ
29/786 ６２１
Ｆターム(参考） 5F032 AA01 AA07 AA35 AC02 CA17
DA43
5F110 AA01 AA06 AA09 AA16 AA18
BB03 BB05 CC02 DD05 DD24
DD25 DD30 EE09 EE30 EE31
NN62 QQ17
5F140 AA01 AA02 AA40 AC19 AC32
AC36 BA01 BG08 BH34 BH40
BH45 CB04 CD01 CD10
Claims (17)
- 【請求項１】 基板の所望の領域に微小空洞を形成する
ためのイオンを注入する第１ステップと、前記第１ステ
ップにより微小空洞が形成された基板に熱処理をする第
２ステップと、を有し、 前記第２ステップには、少なくとも基板を１０００℃以
上の温度に曝すための高温熱処理ステップがあることを
特徴とする半導体基板の製造方法。 - 【請求項２】 第２ステップが、 基板を４００℃以上７００℃未満の温度に曝すための低
温処理ステップと、 基板を７００℃以上１０００℃未満の温度に曝すための
中温処理ステップと、 基板を１０００℃以上の温度に曝すための高温処理ステ
ップと、 からなることを特徴とする請求項１に記載の半導体基板
の製造方法。 - 【請求項３】 第２ステップにおいて、少なくとも高温
熱処理ステップは酸素雰囲気で行われることを特徴とす
る請求項１または請求項２に記載の半導体基板の製造方
法。 - 【請求項４】 第１ステップにおいて注入されるイオン
が、水素イオン、ヘリウムイオン、ネオンイオン、およ
びフッ素イオン、の群から選択される１のイオンである
ことを特徴とする請求項１乃至請求項３の何れか１項に
記載の半導体基板の製造方法。 - 【請求項５】 前記基板が、第１ステップが施される前
の段階でゲート電極を有していることを特徴とする請求
項１乃至請求項４の何れか１項に記載の半導体基板の製
造方法。 - 【請求項６】 前記基板が、シリコンからなることを特
徴とする請求項１乃至請求項５の何れか１項に記載の半
導体基板の製造方法。 - 【請求項７】 請求項１乃至請求項６の何れか１項に記
載の半導体基板の製造方法を工程中に有することを特徴
とする半導体装置の製造方法。 - 【請求項８】 基板内部に扁平状の空洞を有する半導体
基板であって、 前記空洞の内表面には酸化膜が形成されており、 前記酸化膜は空洞の内表面が基板厚さ方向と略直行する
位置においては薄く、 空洞の内表面が基板の厚さ方向と略並行する位置におい
ては厚く、形成されていることを特徴とする半導体基
板。 - 【請求項９】 基板内部に扁平状の空洞を有する半導体
基板であって、 前記空洞はその内部に酸化物を主成分とする柱または隔
壁を有していることを特徴とする半導体基板。 - 【請求項１０】 前記空洞の内表面には酸化膜が形成さ
れていることを特徴とする請求項９に記載の半導体基
板。 - 【請求項１１】 前記空洞の内表面に形成された酸化膜
は、空洞の内表面が基板厚さ方向と略直行する位置にお
いては薄く、空洞の内表面が基板の厚さ方向と略並行す
る位置においては厚く、形成されていることを特徴とす
る請求項１０に記載の半導体基板。 - 【請求項１２】 前記扁平状の空洞を介し、前記基板表
面には単結晶半導体層が設置されていることを特徴とす
る請求項８乃至請求項１１のいずれか一の請求項に記載
の半導体基板。 - 【請求項１３】 前記基板表面は、基板内部に前記空洞
が形成されている領域と、前記空洞が形成されていない
領域とを通じて平坦であることを特徴とする請求項８乃
至請求項１２のいずれか一の請求項に記載の半導体基
板。 - 【請求項１４】 前記基板は、シリコンを主材料とする
ものであり、前記空洞の内表面に形成された酸化膜は、
酸化シリコンを主材料とするものであることを特徴とす
る請求項８乃至請求項１３のいずれか一の請求項に記載
の半導体基板。 - 【請求項１５】 請求項８乃至請求項１４のいずれか一
の請求項に記載の半導体基板を用い、当該半導体基板表
面に半導体素子を形成てなることを特徴とする半導体装
置。 - 【請求項１６】 半導体基板表面の素子分離絶縁膜によ
り区分された領域に半導体素子を形成した半導体装置で
あって、 前記素子分離絶縁膜により区分された領域の基板内部に
は、表面から略一定の深さに扁平状の空洞が形成されて
おり、当該空洞は、前記素子分離絶縁膜によってその側
面を終端されていることを特徴とする半導体装置。 - 【請求項１７】 前記素子分離絶縁膜が、シャロートレ
ンチ絶縁膜であることを特徴とする請求項１６に記載の
半導体装置。
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Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005083775A1 (en) * | 2004-02-19 | 2005-09-09 | International Business Machines Corporation | FORMATION OF PATTERNED SILICON-ON-INSULATOR (SOI)/SILICON-ON-NOTHING (SON) COMPOSITE STRUCTURE BY POROUS Si ENGINEERING |
| JP2005286334A (ja) * | 2004-03-26 | 2005-10-13 | Samsung Electronics Co Ltd | ＳｉＧｅを利用したトレンチキャパシタ及びその形成方法 |
| JP2005311370A (ja) * | 2004-04-21 | 2005-11-04 | St Microelectronics Sa | 集積回路製造方法 |
| JP2006261662A (ja) * | 2005-03-17 | 2006-09-28 | Korea Advanced Inst Of Sci Technol | シリコンオンナッシング金属酸化物半導体電界效果トランジスタ及びその製造方法 |
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| CN100461367C (zh) * | 2004-01-09 | 2009-02-11 | 国际商业机器公司 | 通过多孔硅技术形成构图的绝缘体上硅/悬空硅复合结构 |
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| KR100925136B1 (ko) * | 2004-02-19 | 2009-11-05 | 인터내셔널 비지네스 머신즈 코포레이션 | 다공성 Ｓｉ 엔지니어링에 의한 패터닝된실리콘-온-인슐레이터(ＳＯＩ)/실리콘-온-낫싱 (ＳＯＮ)복합 구조물의 형성 |
| JP2011181955A (ja) * | 2011-05-18 | 2011-09-15 | Internatl Business Mach Corp <Ibm> | 半導体複合体構造を形成する方法 |
| JP2012089540A (ja) * | 2010-10-15 | 2012-05-10 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP2012517694A (ja) * | 2009-02-10 | 2012-08-02 | ソイテック | キャビティ層の形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100618839B1 (ko) * | 2004-06-28 | 2006-09-01 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| JP4838504B2 (ja) * | 2004-09-08 | 2011-12-14 | キヤノン株式会社 | 半導体装置の製造方法 |
| JP2006128428A (ja) * | 2004-10-29 | 2006-05-18 | Seiko Epson Corp | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
| KR100640616B1 (ko) * | 2004-12-21 | 2006-11-01 | 삼성전자주식회사 | 매몰 게이트 패턴을 포함하는 전계 효과 트랜지스터구조물 및 그것을 포함하는 반도체 소자의 제조방법 |
| US7071047B1 (en) * | 2005-01-28 | 2006-07-04 | International Business Machines Corporation | Method of forming buried isolation regions in semiconductor substrates and semiconductor devices with buried isolation regions |
| US7244659B2 (en) * | 2005-03-10 | 2007-07-17 | Micron Technology, Inc. | Integrated circuits and methods of forming a field effect transistor |
| FR2887075B1 (fr) * | 2005-06-09 | 2007-10-12 | St Microelectronics Crolles 2 | Realisation de deux elements superposes au sein d'un circuit electronique integre |
| FR2887074A1 (fr) * | 2005-06-09 | 2006-12-15 | St Microelectronics Crolles 2 | Formation d'un masque sur un circuit electronique integre |
| US8552616B2 (en) * | 2005-10-25 | 2013-10-08 | The Curators Of The University Of Missouri | Micro-scale power source |
| DE102006025673B9 (de) | 2005-10-28 | 2010-12-16 | Infineon Technologies Ag | Rechenwerk zum Reduzieren einer Eingabe-Zahl bezüglich eines Moduls |
| DE102005054219B4 (de) * | 2005-11-14 | 2011-06-22 | Infineon Technologies AG, 81669 | Verfahren zum Herstellen eines Feldeffekttransistors und Feldeffekttransistor |
| DE102005054218B4 (de) * | 2005-11-14 | 2011-06-09 | Infineon Technologies Ag | Verfahren zum Herstellen eines Halbleiterelements und Halbleiterelement |
| US7557002B2 (en) * | 2006-08-18 | 2009-07-07 | Micron Technology, Inc. | Methods of forming transistor devices |
| US7989322B2 (en) | 2007-02-07 | 2011-08-02 | Micron Technology, Inc. | Methods of forming transistors |
| US20080203484A1 (en) | 2007-02-23 | 2008-08-28 | Infineon Technologies Ag | Field effect transistor arrangement and method of producing a field effect transistor arrangement |
| JP4455618B2 (ja) * | 2007-06-26 | 2010-04-21 | 株式会社東芝 | 半導体装置の製造方法 |
| US8106468B2 (en) * | 2008-06-20 | 2012-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process for fabricating silicon-on-nothing MOSFETs |
| US7999300B2 (en) * | 2009-01-28 | 2011-08-16 | Globalfoundries Singapore Pte. Ltd. | Memory cell structure and method for fabrication thereof |
| CN102339754B (zh) * | 2010-07-22 | 2014-08-20 | 中国科学院上海微系统与信息技术研究所 | 一种son结构mosfet的制备方法 |
| US8674472B2 (en) * | 2010-08-10 | 2014-03-18 | International Business Machines Corporation | Low harmonic RF switch in SOI |
| CN103247624B (zh) * | 2012-02-01 | 2016-03-02 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| US8772126B2 (en) | 2012-08-10 | 2014-07-08 | Infineon Technologies Ag | Method of manufacturing a semiconductor device including grinding from a back surface and semiconductor device |
| CN104681556B (zh) * | 2013-11-28 | 2017-12-05 | 中芯国际集成电路制造(上海)有限公司 | 一种集成电路及其制造方法和电子装置 |
| CN104681606B (zh) * | 2013-11-28 | 2017-11-10 | 中芯国际集成电路制造(上海)有限公司 | 一种集成电路及其制造方法和电子装置 |
| CN104681562B (zh) * | 2013-11-28 | 2017-11-14 | 中芯国际集成电路制造(上海)有限公司 | 一种集成电路及其制造方法和电子装置 |
| US9263357B2 (en) | 2013-12-06 | 2016-02-16 | Infineon Technologies Dresden Gmbh | Carrier with hollow chamber and support structure therein |
| US10833175B2 (en) * | 2015-06-04 | 2020-11-10 | International Business Machines Corporation | Formation of dislocation-free SiGe finFET using porous silicon |
| US9685456B2 (en) | 2015-09-04 | 2017-06-20 | Stmicroelectronics, Inc. | Method for manufacturing a transistor having a sharp junction by forming raised source-drain regions before forming gate regions and corresponding transistor produced by said method |
| US10461152B2 (en) * | 2017-07-10 | 2019-10-29 | Globalfoundries Inc. | Radio frequency switches with air gap structures |
| US10833153B2 (en) * | 2017-09-13 | 2020-11-10 | Globalfoundries Inc. | Switch with local silicon on insulator (SOI) and deep trench isolation |
| NL2019560B1 (en) * | 2017-09-15 | 2019-03-28 | Berkin Bv | Method of fabricating a micro machined channel |
| US10446643B2 (en) * | 2018-01-22 | 2019-10-15 | Globalfoundries Inc. | Sealed cavity structures with a planar surface |
| JP7030637B2 (ja) * | 2018-07-23 | 2022-03-07 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US11410872B2 (en) | 2018-11-30 | 2022-08-09 | Globalfoundries U.S. Inc. | Oxidized cavity structures within and under semiconductor devices |
| US10923577B2 (en) | 2019-01-07 | 2021-02-16 | Globalfoundries U.S. Inc. | Cavity structures under shallow trench isolation regions |
| US11016055B2 (en) * | 2019-07-09 | 2021-05-25 | Globalfoundries Singapore Pte. Ltd. | Sensors with a front-end-of-line solution-receiving cavity |
| US11127816B2 (en) | 2020-02-14 | 2021-09-21 | Globalfoundries U.S. Inc. | Heterojunction bipolar transistors with one or more sealed airgap |
| CN111952241A (zh) * | 2020-08-21 | 2020-11-17 | 中国科学院上海微系统与信息技术研究所 | 具有辅助支撑结构的半导体衬底及其制备方法 |
| US11605710B2 (en) * | 2020-12-11 | 2023-03-14 | Globalfoundries U.S. Inc. | Transistor with air gap under source/drain region in bulk semiconductor substrate |
| CN112701079B (zh) * | 2020-12-29 | 2023-02-21 | 上海烨映微电子科技股份有限公司 | Son结构及其制备方法 |
Family Cites Families (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128542A (ja) * | 1984-11-27 | 1986-06-16 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4683637A (en) | 1986-02-07 | 1987-08-04 | Motorola, Inc. | Forming depthwise isolation by selective oxygen/nitrogen deep implant and reaction annealing |
| JPS63278375A (ja) | 1987-05-11 | 1988-11-16 | Nec Corp | 半導体集積回路装置 |
| GB8725497D0 (en) * | 1987-10-30 | 1987-12-02 | Atomic Energy Authority Uk | Isolation of silicon |
| NL8800847A (nl) * | 1988-04-05 | 1989-11-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een soi-struktuur. |
| US5204282A (en) * | 1988-09-30 | 1993-04-20 | Nippon Soken, Inc. | Semiconductor circuit structure and method for making the same |
| JPH04304653A (ja) | 1991-04-02 | 1992-10-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH07169830A (ja) | 1993-12-14 | 1995-07-04 | Oki Electric Ind Co Ltd | 誘電体分離基板の製造方法 |
| EP0694960B1 (en) * | 1994-07-25 | 2002-07-03 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for the localized reduction of the lifetime of charge carriers |
| JP3062013B2 (ja) * | 1994-08-30 | 2000-07-10 | サンクス株式会社 | 回路接続構造及びデータ伝送装置 |
| FR2738671B1 (fr) * | 1995-09-13 | 1997-10-10 | Commissariat Energie Atomique | Procede de fabrication de films minces a materiau semiconducteur |
| FR2748851B1 (fr) * | 1996-05-15 | 1998-08-07 | Commissariat Energie Atomique | Procede de realisation d'une couche mince de materiau semiconducteur |
| FR2756973B1 (fr) * | 1996-12-09 | 1999-01-08 | Commissariat Energie Atomique | Procede d'introduction d'une phase gazeuse dans une cavite fermee |
| FR2758907B1 (fr) * | 1997-01-27 | 1999-05-07 | Commissariat Energie Atomique | Procede d'obtention d'un film mince, notamment semiconducteur, comportant une zone protegee des ions, et impliquant une etape d'implantation ionique |
| FR2767416B1 (fr) * | 1997-08-12 | 1999-10-01 | Commissariat Energie Atomique | Procede de fabrication d'un film mince de materiau solide |
| FR2767604B1 (fr) * | 1997-08-19 | 2000-12-01 | Commissariat Energie Atomique | Procede de traitement pour le collage moleculaire et le decollage de deux structures |
| FR2773261B1 (fr) * | 1997-12-30 | 2000-01-28 | Commissariat Energie Atomique | Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions |
| FR2774510B1 (fr) * | 1998-02-02 | 2001-10-26 | Soitec Silicon On Insulator | Procede de traitement de substrats, notamment semi-conducteurs |
| JPH11233449A (ja) * | 1998-02-13 | 1999-08-27 | Denso Corp | 半導体基板の製造方法 |
| JP4273533B2 (ja) * | 1998-03-11 | 2009-06-03 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3358544B2 (ja) | 1998-07-01 | 2002-12-24 | 日本電気株式会社 | 電界効果型トランジスタの製造方法 |
| FR2784795B1 (fr) * | 1998-10-16 | 2000-12-01 | Commissariat Energie Atomique | Structure comportant une couche mince de materiau composee de zones conductrices et de zones isolantes et procede de fabrication d'une telle structure |
| EP1043769A1 (en) * | 1999-04-07 | 2000-10-11 | STMicroelectronics S.r.l. | Process for manufacturing a semiconductor material wafer comprising single-crystal regions separated by insulating material regions, in particular for manufacturing intergrated power devices, and wafer thus obtained |
| JP4379943B2 (ja) * | 1999-04-07 | 2009-12-09 | 株式会社デンソー | 半導体基板の製造方法および半導体基板製造装置 |
| FR2795865B1 (fr) * | 1999-06-30 | 2001-08-17 | Commissariat Energie Atomique | Procede de realisation d'un film mince utilisant une mise sous pression |
| FR2797347B1 (fr) | 1999-08-04 | 2001-11-23 | Commissariat Energie Atomique | Procede de transfert d'une couche mince comportant une etape de surfragililisation |
| JP4074051B2 (ja) * | 1999-08-31 | 2008-04-09 | 株式会社東芝 | 半導体基板およびその製造方法 |
| JP2001252555A (ja) | 2000-03-09 | 2001-09-18 | Hitachi Ltd | 薄膜生成システム |
| FR2809867B1 (fr) * | 2000-05-30 | 2003-10-24 | Commissariat Energie Atomique | Substrat fragilise et procede de fabrication d'un tel substrat |
| US7294536B2 (en) * | 2000-07-25 | 2007-11-13 | Stmicroelectronics S.R.L. | Process for manufacturing an SOI wafer by annealing and oxidation of buried channels |
| FR2816445B1 (fr) * | 2000-11-06 | 2003-07-25 | Commissariat Energie Atomique | Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible |
| US6383924B1 (en) * | 2000-12-13 | 2002-05-07 | Micron Technology, Inc. | Method of forming buried conductor patterns by surface transformation of empty spaces in solid state materials |
| EP1244142A1 (en) * | 2001-03-23 | 2002-09-25 | Universite Catholique De Louvain | Fabrication method of SOI semiconductor devices |
| DE10131249A1 (de) * | 2001-06-28 | 2002-05-23 | Wacker Siltronic Halbleitermat | Verfahren zur Herstellung eines Films oder einer Schicht aus halbleitendem Material |
| JP2003179148A (ja) * | 2001-10-04 | 2003-06-27 | Denso Corp | 半導体基板およびその製造方法 |
| US6784076B2 (en) * | 2002-04-08 | 2004-08-31 | Micron Technology, Inc. | Process for making a silicon-on-insulator ledge by implanting ions from silicon source |
| JP4277481B2 (ja) * | 2002-05-08 | 2009-06-10 | 日本電気株式会社 | 半導体基板の製造方法、半導体装置の製造方法 |
| US6828632B2 (en) * | 2002-07-18 | 2004-12-07 | Micron Technology, Inc. | Stable PD-SOI devices and methods |
| JP2004103613A (ja) * | 2002-09-04 | 2004-04-02 | Toshiba Corp | 半導体装置とその製造方法 |
| FR2845518B1 (fr) * | 2002-10-07 | 2005-10-14 | Commissariat Energie Atomique | Realisation d'un substrat semiconducteur demontable et obtention d'un element semiconducteur |
| EP1427010B1 (en) * | 2002-11-29 | 2012-01-11 | STMicroelectronics Srl | Manufacturing method of a semiconductor substrate comprising at least a buried cavity |
| US6929984B2 (en) * | 2003-07-21 | 2005-08-16 | Micron Technology Inc. | Gettering using voids formed by surface transformation |
| JP4004448B2 (ja) * | 2003-09-24 | 2007-11-07 | 富士通株式会社 | 半導体装置およびその製造方法 |
| EP1732121A1 (en) * | 2005-06-06 | 2006-12-13 | STMicroelectronics S.r.l. | Process for manufacturing a high-quality SOI wafer |
| JP2007165677A (ja) * | 2005-12-15 | 2007-06-28 | Seiko Epson Corp | 半導体基板の製造方法及び半導体装置 |
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- 2003-05-08 CN CNB038163977A patent/CN100355076C/zh not_active Expired - Fee Related
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Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7145215B2 (en) | 2002-09-19 | 2006-12-05 | Kabushiki Kaisha Toshiba | Semiconductor device with a cavity therein and a method of manufacturing the same |
| CN100461367C (zh) * | 2004-01-09 | 2009-02-11 | 国际商业机器公司 | 通过多孔硅技术形成构图的绝缘体上硅/悬空硅复合结构 |
| JP2007523490A (ja) * | 2004-02-19 | 2007-08-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | パターン付けされたシリコン・オン・インシュレータ（ＳＯＩ）／シリコン・オン・ナッシング（ＳＯＮ）複合構造体の多孔性Ｓｉ技術による形成 |
| WO2005083775A1 (en) * | 2004-02-19 | 2005-09-09 | International Business Machines Corporation | FORMATION OF PATTERNED SILICON-ON-INSULATOR (SOI)/SILICON-ON-NOTHING (SON) COMPOSITE STRUCTURE BY POROUS Si ENGINEERING |
| KR100925136B1 (ko) * | 2004-02-19 | 2009-11-05 | 인터내셔널 비지네스 머신즈 코포레이션 | 다공성 Ｓｉ 엔지니어링에 의한 패터닝된실리콘-온-인슐레이터(ＳＯＩ)/실리콘-온-낫싱 (ＳＯＮ)복합 구조물의 형성 |
| JP2005286334A (ja) * | 2004-03-26 | 2005-10-13 | Samsung Electronics Co Ltd | ＳｉＧｅを利用したトレンチキャパシタ及びその形成方法 |
| JP2005311370A (ja) * | 2004-04-21 | 2005-11-04 | St Microelectronics Sa | 集積回路製造方法 |
| US7253479B2 (en) | 2005-02-28 | 2007-08-07 | Kabushiki Kaisha Toshiba | Semiconductor device with cavity and method of manufacture thereof |
| JP4533855B2 (ja) * | 2005-03-17 | 2010-09-01 | 韓国科学技術院 | シリコンオンナッシング金属酸化物半導体電界效果トランジスタ及びその製造方法 |
| JP2006261662A (ja) * | 2005-03-17 | 2006-09-28 | Korea Advanced Inst Of Sci Technol | シリコンオンナッシング金属酸化物半導体電界效果トランジスタ及びその製造方法 |
| US7534687B2 (en) | 2005-07-13 | 2009-05-19 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| JP2012517694A (ja) * | 2009-02-10 | 2012-08-02 | ソイテック | キャビティ層の形成方法 |
| JP2012089540A (ja) * | 2010-10-15 | 2012-05-10 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
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| JP2011181955A (ja) * | 2011-05-18 | 2011-09-15 | Internatl Business Mach Corp <Ibm> | 半導体複合体構造を形成する方法 |
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