JPH07169830A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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- JPH07169830A JPH07169830A JP31360593A JP31360593A JPH07169830A JP H07169830 A JPH07169830 A JP H07169830A JP 31360593 A JP31360593 A JP 31360593A JP 31360593 A JP31360593 A JP 31360593A JP H07169830 A JPH07169830 A JP H07169830A
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Abstract
(57)【要約】
【目的】 素子分離領域の縮小化による、チップサイズ
の縮小化と、工程の低減による低コスト化を図り得る、
部分ＳＯＩ領域を有する誘電体分離基板の製造方法を提
供する。 【構成】 第１の半導体基板と第２の半導体基板を直接
接合して基板内部に選択的に誘電体埋め込み層が形成さ
れる誘電体分離基板の製造方法において、第１の半導体
基板２０１の誘電体埋め込み層の形成位置に相当する領
域に凹部２０２を形成する工程と、第２の半導体基板２
０４上に前記凹部２０２を下部にして第１の半導体基板
２０１を直接接合して空洞部２０３が形成される接合基
板２０５を形成する工程と、第１の半導体基板２０１の
主表面を研磨除去する工程と、接合基板２０５の主表面
より空洞部２０３に達する酸素導入孔２０６を形成する
工程と、接合基板２０５を酸化性雰囲気中に晒し、空洞
部２０３及び酸素導入孔２０６に誘電体埋め込み層とし
て酸化膜２０７を成長させて、空洞部２０３及び酸素導
入孔２０６を酸化膜２０７にて充填する工程とを施す。
の縮小化と、工程の低減による低コスト化を図り得る、
部分ＳＯＩ領域を有する誘電体分離基板の製造方法を提
供する。 【構成】 第１の半導体基板と第２の半導体基板を直接
接合して基板内部に選択的に誘電体埋め込み層が形成さ
れる誘電体分離基板の製造方法において、第１の半導体
基板２０１の誘電体埋め込み層の形成位置に相当する領
域に凹部２０２を形成する工程と、第２の半導体基板２
０４上に前記凹部２０２を下部にして第１の半導体基板
２０１を直接接合して空洞部２０３が形成される接合基
板２０５を形成する工程と、第１の半導体基板２０１の
主表面を研磨除去する工程と、接合基板２０５の主表面
より空洞部２０３に達する酸素導入孔２０６を形成する
工程と、接合基板２０５を酸化性雰囲気中に晒し、空洞
部２０３及び酸素導入孔２０６に誘電体埋め込み層とし
て酸化膜２０７を成長させて、空洞部２０３及び酸素導
入孔２０６を酸化膜２０７にて充填する工程とを施す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の製造方法
に係り、特に基板直接接合技術により、基板内部に選択
的に誘電体埋め込み層領域を形成する誘電体分離基板の
製造方法に関する。
に係り、特に基板直接接合技術により、基板内部に選択
的に誘電体埋め込み層領域を形成する誘電体分離基板の
製造方法に関する。
【０００２】
【従来の技術】従来、パワーデバイスと制御回路の異種
機能を複合ＩＣチップ化した代表的なデバイスとしてイ
ンテリジェントパワーＩＣがある。この複合ＩＣチップ
化を実現する上での課題として、（１）パワーデバイス
・制御回路間の電気的干渉、（２）パワーデバイスの発
熱による制御回路の温度上昇が挙げられ、複合化にはパ
ワーデバイスと制御回路間の分離技術が重要な要素技術
となっている。
機能を複合ＩＣチップ化した代表的なデバイスとしてイ
ンテリジェントパワーＩＣがある。この複合ＩＣチップ
化を実現する上での課題として、（１）パワーデバイス
・制御回路間の電気的干渉、（２）パワーデバイスの発
熱による制御回路の温度上昇が挙げられ、複合化にはパ
ワーデバイスと制御回路間の分離技術が重要な要素技術
となっている。
【０００３】これらの問題を解決した素子分離構造とし
て、部分ＳＯＩ（Ｓｉｌｉｃｏｎｏｎ ｉｎｓｕｌａｔ
ｏｒ）構造がいくつか提案されている。その一例とし
て、以下、図３及び図４に基づいて、この種の部分ＳＯ
Ｉ領域を有する誘電体分離基板の従来の製造方法につい
て説明する。 （１）まず、図３（Ａ）に示すように、第１の半導体基
板１０１の主表面側の一部を、化学エッチングあるいは
反応性イオンエッチングにより、選択的にエッチング
し、例えば、深さ０．６μｍ程度の凹部１０２を形成す
る。
て、部分ＳＯＩ（Ｓｉｌｉｃｏｎｏｎ ｉｎｓｕｌａｔ
ｏｒ）構造がいくつか提案されている。その一例とし
て、以下、図３及び図４に基づいて、この種の部分ＳＯ
Ｉ領域を有する誘電体分離基板の従来の製造方法につい
て説明する。 （１）まず、図３（Ａ）に示すように、第１の半導体基
板１０１の主表面側の一部を、化学エッチングあるいは
反応性イオンエッチングにより、選択的にエッチング
し、例えば、深さ０．６μｍ程度の凹部１０２を形成す
る。
【０００４】（２）次に、図３（Ｂ）に示すように、前
記凹部１０２の境界に沿って、基板端面を開口する酸素
導入孔１０３を、化学エッチングあるいは反応性イオン
エッチングによって形成する。ここで、酸素導入孔１０
３の幅は、例えば９０μｍであり、深さは１７μｍ程度
である。 （３）次いで、図３（Ｃ）に示すように、前記第１の半
導体基板１０１の主表面側と、第２の半導体基板１０４
の主表面側の鏡面をそれぞれ洗浄化、活性化させた後、
両基板を密着させ、その後、例えば１１００℃で６０分
以上の高温熱処理を施し、主表面同士を直接接合させる
ことによって、空洞部１０６が形成された接合基板１０
５が形成される。
記凹部１０２の境界に沿って、基板端面を開口する酸素
導入孔１０３を、化学エッチングあるいは反応性イオン
エッチングによって形成する。ここで、酸素導入孔１０
３の幅は、例えば９０μｍであり、深さは１７μｍ程度
である。 （３）次いで、図３（Ｃ）に示すように、前記第１の半
導体基板１０１の主表面側と、第２の半導体基板１０４
の主表面側の鏡面をそれぞれ洗浄化、活性化させた後、
両基板を密着させ、その後、例えば１１００℃で６０分
以上の高温熱処理を施し、主表面同士を直接接合させる
ことによって、空洞部１０６が形成された接合基板１０
５が形成される。
【０００５】（４）次に、図３（Ｄ）に示すように、前
記接合基板１０５を酸化性雰囲気中で、例えば９００℃
以上で、１時間以上の熱処理を施し、前記酸素導入孔１
０３を通して、該接合基板１０５の内部の空洞部１０６
の表面を酸化し、酸化シリコン層１０７を形成する。た
だし、この酸化工程は、前記凹部１０２の表面と、前記
第２の半導体基板１０４の基板接合面側の主表面とで形
成される空洞部１０６が、これら両者表面から成長形成
する酸化シリコン層１０７によって完全に充填されるよ
うに、熱処理条件を設定する必要がある。
記接合基板１０５を酸化性雰囲気中で、例えば９００℃
以上で、１時間以上の熱処理を施し、前記酸素導入孔１
０３を通して、該接合基板１０５の内部の空洞部１０６
の表面を酸化し、酸化シリコン層１０７を形成する。た
だし、この酸化工程は、前記凹部１０２の表面と、前記
第２の半導体基板１０４の基板接合面側の主表面とで形
成される空洞部１０６が、これら両者表面から成長形成
する酸化シリコン層１０７によって完全に充填されるよ
うに、熱処理条件を設定する必要がある。
【０００６】（５）次に、図４（Ａ）に示すように、前
記接合基板１０５の前記第１の半導体基板１０１の反対
側の主表面より、前記酸素導入孔１０３が露見するま
で、研磨またはエッチングを施し、酸素導入孔１０８を
形成する。 （６）次に、図４（Ｂ）に示すように、例えばＣＶＤ法
により多結晶シリコン層１０９を堆積させ、前記酸素導
入孔１０８を充填する。
記接合基板１０５の前記第１の半導体基板１０１の反対
側の主表面より、前記酸素導入孔１０３が露見するま
で、研磨またはエッチングを施し、酸素導入孔１０８を
形成する。 （６）次に、図４（Ｂ）に示すように、例えばＣＶＤ法
により多結晶シリコン層１０９を堆積させ、前記酸素導
入孔１０８を充填する。
【０００７】（７）次に、図４（Ｃ）に示すように、例
えば研磨法にて基板表面上の堆積物を除去し、平坦化す
ることにより、前記多結晶シリコン層１０９と前記酸化
シリコン層１０７で、他の領域と電気的に完全に分離さ
れた部分ＳＯＩ領域を有する誘電体分離基板１１８が得
られる。ここで、前記酸化シリコン層１０７のない前記
第１の半導体基板１０１と、前記第２の半導体基板１０
４の直接接合領域を有する領域がパワー素子形成領域１
１０となり、前記酸化シリコン層１０７と、前記多結晶
シリコン層１０９で、他の領域と電気的に分離された領
域が制御素子形成領域１１１となる。
えば研磨法にて基板表面上の堆積物を除去し、平坦化す
ることにより、前記多結晶シリコン層１０９と前記酸化
シリコン層１０７で、他の領域と電気的に完全に分離さ
れた部分ＳＯＩ領域を有する誘電体分離基板１１８が得
られる。ここで、前記酸化シリコン層１０７のない前記
第１の半導体基板１０１と、前記第２の半導体基板１０
４の直接接合領域を有する領域がパワー素子形成領域１
１０となり、前記酸化シリコン層１０７と、前記多結晶
シリコン層１０９で、他の領域と電気的に分離された領
域が制御素子形成領域１１１となる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た従来の誘電体分離基板の製造工程中の、図３（Ｄ）の
接合基板内部に選択的に酸化シリコン埋め込み層領域を
形成する工程において、図５に示すように、接合基板の
端部に開孔された酸素導入孔より、酸化性雰囲気を供給
する必要があるので、接合基板中央部の空洞部を酸化膜
で埋め込むためには、酸素導入孔の幅を、例えば９０μ
ｍ程度に設定する必要がある。その後、この領域は酸素
分離領域となるため、チップサイズの増大を招いてい
た。
た従来の誘電体分離基板の製造工程中の、図３（Ｄ）の
接合基板内部に選択的に酸化シリコン埋め込み層領域を
形成する工程において、図５に示すように、接合基板の
端部に開孔された酸素導入孔より、酸化性雰囲気を供給
する必要があるので、接合基板中央部の空洞部を酸化膜
で埋め込むためには、酸素導入孔の幅を、例えば９０μ
ｍ程度に設定する必要がある。その後、この領域は酸素
分離領域となるため、チップサイズの増大を招いてい
た。
【０００９】なお、図５（ａ）は酸化膜の形成を説明す
る一部を破断したＩＣチップの斜視図、図５（ｂ）は図
５（ａ）のＡ部の拡大図である。また、酸素導入孔を少
なくとも接合基板端部より形成する必要があったので、
パターンレイアウトの自由度が非常に低く、チップサイ
ズの増大を招いていた。また、図４（Ａ）の研磨工程に
加えて、図４（Ｂ）〜（Ｃ）の多結晶シリコン層の溝埋
め込み及び研磨技術等による平坦化工程が付加されてい
たため、誘電体分離基板の製造コスト低減の妨げになっ
ていた。
る一部を破断したＩＣチップの斜視図、図５（ｂ）は図
５（ａ）のＡ部の拡大図である。また、酸素導入孔を少
なくとも接合基板端部より形成する必要があったので、
パターンレイアウトの自由度が非常に低く、チップサイ
ズの増大を招いていた。また、図４（Ａ）の研磨工程に
加えて、図４（Ｂ）〜（Ｃ）の多結晶シリコン層の溝埋
め込み及び研磨技術等による平坦化工程が付加されてい
たため、誘電体分離基板の製造コスト低減の妨げになっ
ていた。
【００１０】本発明は、上記問題点を除去し、素子分離
領域の縮小化による、チップサイズの縮小化と、工程の
低減による低コスト化を図り得る、部分ＳＯＩ領域を有
する誘電体分離基板の製造方法を提供することを目的と
する。
領域の縮小化による、チップサイズの縮小化と、工程の
低減による低コスト化を図り得る、部分ＳＯＩ領域を有
する誘電体分離基板の製造方法を提供することを目的と
する。
【００１１】
【問題を解決するための手段】本発明は、上記目的を達
成するために、第１の半導体基板と第２の半導体基板を
直接接合して基板内部に選択的に誘電体埋め込み層が形
成される誘電体分離基板の製造方法において、第１の半
導体基板の誘電体埋め込み層の形成位置に相当する領域
に凹部を形成する工程と、第２の半導体基板上に前記凹
部を下部にした前記第１の半導体基板を直接接合して空
洞部が形成される接合基板を形成する工程と、前記第１
の半導体基板の主表面を研磨除去する工程と、前記接合
基板の主表面より前記空洞部に達する酸素導入孔を形成
する工程と、前記接合基板を酸化性雰囲気中に晒し、前
記空洞部及び前記酸素導入孔に誘電体埋め込み層として
酸化膜を成長させて、該空洞部及び酸素導入孔を酸化膜
にて充填する工程とを施すようにしたものである。
成するために、第１の半導体基板と第２の半導体基板を
直接接合して基板内部に選択的に誘電体埋め込み層が形
成される誘電体分離基板の製造方法において、第１の半
導体基板の誘電体埋め込み層の形成位置に相当する領域
に凹部を形成する工程と、第２の半導体基板上に前記凹
部を下部にした前記第１の半導体基板を直接接合して空
洞部が形成される接合基板を形成する工程と、前記第１
の半導体基板の主表面を研磨除去する工程と、前記接合
基板の主表面より前記空洞部に達する酸素導入孔を形成
する工程と、前記接合基板を酸化性雰囲気中に晒し、前
記空洞部及び前記酸素導入孔に誘電体埋め込み層として
酸化膜を成長させて、該空洞部及び酸素導入孔を酸化膜
にて充填する工程とを施すようにしたものである。
【００１２】また、前記空洞部に連通する前記酸素導入
孔を形成する工程において、少なくとも分離島形状の側
壁となる部分を一部分残して連通させ、前記酸化性雰囲
気で前記空洞部及び酸素導入孔を酸化膜で充填させ接合
した後に、残りの部分に酸素導入孔を連通させ、該酸素
導入孔を酸化膜で充填する工程を有する。更に、前記空
洞部に連通する前記酸素導入孔を形成する工程におい
て、少なくとも分離島形状の側壁となる部分を一部分残
して連通させる工程と、前記側壁となる一部分がグリッ
ドライン上となるようパターンを形成する工程と、チッ
プ分割によって完全な誘電体分離とする工程を有する。
孔を形成する工程において、少なくとも分離島形状の側
壁となる部分を一部分残して連通させ、前記酸化性雰囲
気で前記空洞部及び酸素導入孔を酸化膜で充填させ接合
した後に、残りの部分に酸素導入孔を連通させ、該酸素
導入孔を酸化膜で充填する工程を有する。更に、前記空
洞部に連通する前記酸素導入孔を形成する工程におい
て、少なくとも分離島形状の側壁となる部分を一部分残
して連通させる工程と、前記側壁となる一部分がグリッ
ドライン上となるようパターンを形成する工程と、チッ
プ分割によって完全な誘電体分離とする工程を有する。
【００１３】
【作用】本発明によれば、上記したように、 （Ａ）第１の半導体基板と第２の半導体基板を直接接合
して基板内部に選択的に誘電体埋め込み層が形成される
誘電体分離基板の製造方法において、接合基板内部の空
洞部毎に酸素導入孔を形成し、酸化性雰囲気中に晒し、
空洞部乃至酸素導入孔を酸化シリコン層にて充填するこ
とにより、部分ＳＯＩ領域を有する誘電体分離基板を形
成する。
して基板内部に選択的に誘電体埋め込み層が形成される
誘電体分離基板の製造方法において、接合基板内部の空
洞部毎に酸素導入孔を形成し、酸化性雰囲気中に晒し、
空洞部乃至酸素導入孔を酸化シリコン層にて充填するこ
とにより、部分ＳＯＩ領域を有する誘電体分離基板を形
成する。
【００１４】したがって、酸素導入孔の幅を縮小するこ
とができ、素子分離領域の大幅な縮小を図ることができ
る。すなわち、従来のように接合基板端部より酸化性雰
囲気を供給する場合は、酸素導入孔の幅を少なくとも数
十μｍ必要としていたものが、本発明の場合は、その酸
素導入孔を数μｍに縮小できるので、素子分離領域の大
幅な縮小が可能となる。
とができ、素子分離領域の大幅な縮小を図ることができ
る。すなわち、従来のように接合基板端部より酸化性雰
囲気を供給する場合は、酸素導入孔の幅を少なくとも数
十μｍ必要としていたものが、本発明の場合は、その酸
素導入孔を数μｍに縮小できるので、素子分離領域の大
幅な縮小が可能となる。
【００１５】また、従来のように、太い酸素導入孔が必
要でないため、パターンレイアウトも自由度が増し、チ
ップサイズの大幅な縮小化が可能となる。更に、従来の
ように、酸素導入孔を多結晶シリコン等により充填し、
研磨にて基板表面の平坦化を図る工程が不要となり、製
造工程の簡素化が可能となる。 （Ｂ）また、請求項２記載の誘電体分離基板の製造方法
によれば、第１の酸素導入孔を空洞部と連通させること
により、基板表面より酸化性雰囲気中で熱処理を施し、
酸素導入孔を通し、接合基板内部の空洞部表面を酸化す
るとともに、酸素導入孔表面がこれら両者表面から成長
形成する熱酸化シリコンによって完全に充填される。次
に、第２の酸素導入孔を形成し、同様の酸化性雰囲気中
で熱処理をすることにより、素子間を完全に分離するこ
とが可能となる。
要でないため、パターンレイアウトも自由度が増し、チ
ップサイズの大幅な縮小化が可能となる。更に、従来の
ように、酸素導入孔を多結晶シリコン等により充填し、
研磨にて基板表面の平坦化を図る工程が不要となり、製
造工程の簡素化が可能となる。 （Ｂ）また、請求項２記載の誘電体分離基板の製造方法
によれば、第１の酸素導入孔を空洞部と連通させること
により、基板表面より酸化性雰囲気中で熱処理を施し、
酸素導入孔を通し、接合基板内部の空洞部表面を酸化す
るとともに、酸素導入孔表面がこれら両者表面から成長
形成する熱酸化シリコンによって完全に充填される。次
に、第２の酸素導入孔を形成し、同様の酸化性雰囲気中
で熱処理をすることにより、素子間を完全に分離するこ
とが可能となる。
【００１６】したがって、同一チップ内には大小複数個
の誘電体分離島を形成することができる。 （Ｃ）更に、請求項３記載の誘電体分離基板の製造方法
によれば、上記（Ａ）を実施した後に、チップを分割す
ることにより素子間を完全に分離することが可能にな
る。これにより、請求項２記載の誘電体分離基板の製造
方法より少ない工程で、誘電体分離島を形成することが
できる。
の誘電体分離島を形成することができる。 （Ｃ）更に、請求項３記載の誘電体分離基板の製造方法
によれば、上記（Ａ）を実施した後に、チップを分割す
ることにより素子間を完全に分離することが可能にな
る。これにより、請求項２記載の誘電体分離基板の製造
方法より少ない工程で、誘電体分離島を形成することが
できる。
【００１７】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の第１の実施例を示
す誘電体分離基板の製造工程断面図、図２はその誘電体
分離基板の製造工程平面図である。まず、図１（Ａ）に
示すように、第１の半導体基板２０１の主表面側の一部
を化学エッチングあるいは反応性イオンエッチングによ
り選択的にエッチングし、例えば、深さ１．０μｍ程度
の凹部２０２を形成する。その平面図が図２（Ａ）に示
されており、図１（Ａ）は図２（Ａ）のａ−ａ線断面を
示している。
がら詳細に説明する。図１は本発明の第１の実施例を示
す誘電体分離基板の製造工程断面図、図２はその誘電体
分離基板の製造工程平面図である。まず、図１（Ａ）に
示すように、第１の半導体基板２０１の主表面側の一部
を化学エッチングあるいは反応性イオンエッチングによ
り選択的にエッチングし、例えば、深さ１．０μｍ程度
の凹部２０２を形成する。その平面図が図２（Ａ）に示
されており、図１（Ａ）は図２（Ａ）のａ−ａ線断面を
示している。
【００１８】次いで、図１（Ｂ）に示すように、前記第
１の半導体基板２０１の主表面側と第２の半導体基板２
０４の主表面側の鏡面をそれぞれ、例えばＮＨ3 ：Ｈ2
Ｏ2：Ｈ2 Ｏの混液、ＨＣｌ：Ｈ2 Ｏ2 ：Ｈ2 Ｏの混
液、ＨＦ：Ｈ2 Ｏの混液等の薬品を用いて有機物の除
去、金属汚染の除去及び純水洗浄を施すことにより、十
分洗浄する。その後、例えば、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 の
混合液中へ浸漬等によって半導体基板表面に数十Å程度
の酸化シリコン層を形成し、親水性を持たせ、純水にて
洗浄する。
１の半導体基板２０１の主表面側と第２の半導体基板２
０４の主表面側の鏡面をそれぞれ、例えばＮＨ3 ：Ｈ2
Ｏ2：Ｈ2 Ｏの混液、ＨＣｌ：Ｈ2 Ｏ2 ：Ｈ2 Ｏの混
液、ＨＦ：Ｈ2 Ｏの混液等の薬品を用いて有機物の除
去、金属汚染の除去及び純水洗浄を施すことにより、十
分洗浄する。その後、例えば、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 の
混合液中へ浸漬等によって半導体基板表面に数十Å程度
の酸化シリコン層を形成し、親水性を持たせ、純水にて
洗浄する。
【００１９】次に、乾燥窒素等により乾燥した後に、前
記第１の半導体基板２０１の主表面側と、前記第２の半
導体基板２０４の主表面側の鏡面同士を密着させる。こ
れにより、２枚の半導体基板２０１と２０４は、主表面
に形成されたシラノール基及び主表面に吸着した水分子
の水素結合により接着される。更に、この接着した２枚
の半導体基板２０１と２０４を、例えば窒素、アルゴン
等の不活性ガス雰囲気中で、例えば、１１００℃以上の
温度で１時間以上の熱処理を施すことにより、接着面に
おいて脱水縮合反応がおきて、シリコンと酸素の結合
（Ｓｉ−Ｏ−Ｓｉ）ができて、更に、酸素が半導体基板
内に拡散して、シリコン原子同士の結合（Ｓｉ−Ｓｉ）
ができ、前記第１の半導体基板２０１と前記第２の半導
体基板２０４が直接接合され、接合基板２０５が形成さ
れる。ただし、この時、前記凹部２０２は接合しておら
ず空洞部２０３が形成される。
記第１の半導体基板２０１の主表面側と、前記第２の半
導体基板２０４の主表面側の鏡面同士を密着させる。こ
れにより、２枚の半導体基板２０１と２０４は、主表面
に形成されたシラノール基及び主表面に吸着した水分子
の水素結合により接着される。更に、この接着した２枚
の半導体基板２０１と２０４を、例えば窒素、アルゴン
等の不活性ガス雰囲気中で、例えば、１１００℃以上の
温度で１時間以上の熱処理を施すことにより、接着面に
おいて脱水縮合反応がおきて、シリコンと酸素の結合
（Ｓｉ−Ｏ−Ｓｉ）ができて、更に、酸素が半導体基板
内に拡散して、シリコン原子同士の結合（Ｓｉ−Ｓｉ）
ができ、前記第１の半導体基板２０１と前記第２の半導
体基板２０４が直接接合され、接合基板２０５が形成さ
れる。ただし、この時、前記凹部２０２は接合しておら
ず空洞部２０３が形成される。
【００２０】次に、第１の半導体基板２０１の図１
（Ｂ）のｅ−ｅ線までを、例えば研磨技術等を用いて除
去する。その平面図が図２（Ｂ）に示されており、図１
（Ｂ）は図２（Ｂ）のｂ−ｂ線断面を示している。次
に、図１（Ｃ）に示すように、前記空洞部２０３の段差
部の境界に沿って、例えば、反応性イオンエッチング技
術を用いて酸素導入孔２０６を形成する。ここで、酸素
導入孔２０６の幅は前記空洞部２０３の深さより少なく
とも大きな値とし、例えば、４．０μｍ程度とする。そ
の平面図が図２（Ｃ）に示されており、図１（Ｃ）は図
２（Ｃ）のｃ−ｃ線断面を示している。
（Ｂ）のｅ−ｅ線までを、例えば研磨技術等を用いて除
去する。その平面図が図２（Ｂ）に示されており、図１
（Ｂ）は図２（Ｂ）のｂ−ｂ線断面を示している。次
に、図１（Ｃ）に示すように、前記空洞部２０３の段差
部の境界に沿って、例えば、反応性イオンエッチング技
術を用いて酸素導入孔２０６を形成する。ここで、酸素
導入孔２０６の幅は前記空洞部２０３の深さより少なく
とも大きな値とし、例えば、４．０μｍ程度とする。そ
の平面図が図２（Ｃ）に示されており、図１（Ｃ）は図
２（Ｃ）のｃ−ｃ線断面を示している。
【００２１】次に、図１（Ｄ）に示すように、この一体
化した前記接合基板２０５を、酸化性雰囲気中で熱処理
を施し、前記酸素導入孔２０６を通して接合基板２０５
内部の空洞部２０３の表面を酸化し、酸化シリコン層２
０７を形成する。但し、この図１（Ｄ）に示す酸化工程
は、前記空洞部２０３の表面と前記第２の半導体基板の
主表面として形成される空洞部２０３及び前記酸素導入
孔２０６の側面が、これら両者表面から成長形成する熱
酸化シリコンによって完全に充填されるように熱処理条
件が設定される必要があり、例えば、３０気圧のＨ2 ／
Ｏ2 雰囲気中にて、１０００℃で４００分の熱処理を施
す。その平面図が図２（Ｄ）に示されており、図１
（Ｄ）は図２（Ｄ）のｄ−ｄ線断面を示している。
化した前記接合基板２０５を、酸化性雰囲気中で熱処理
を施し、前記酸素導入孔２０６を通して接合基板２０５
内部の空洞部２０３の表面を酸化し、酸化シリコン層２
０７を形成する。但し、この図１（Ｄ）に示す酸化工程
は、前記空洞部２０３の表面と前記第２の半導体基板の
主表面として形成される空洞部２０３及び前記酸素導入
孔２０６の側面が、これら両者表面から成長形成する熱
酸化シリコンによって完全に充填されるように熱処理条
件が設定される必要があり、例えば、３０気圧のＨ2 ／
Ｏ2 雰囲気中にて、１０００℃で４００分の熱処理を施
す。その平面図が図２（Ｄ）に示されており、図１
（Ｄ）は図２（Ｄ）のｄ−ｄ線断面を示している。
【００２２】その後、前記接合基板２０５の主表面側に
形成された前記酸化シリコン層（図示なし）を、例え
ば、フッ酸等を用いてエッチング除去することにより、
最終的に図１（Ｄ）に示すように、部分ＳＯＩ領域を有
する誘電体分離基板が形成される。次に、本発明の第２
の実施例について図を参照しながら詳細に説明する。
形成された前記酸化シリコン層（図示なし）を、例え
ば、フッ酸等を用いてエッチング除去することにより、
最終的に図１（Ｄ）に示すように、部分ＳＯＩ領域を有
する誘電体分離基板が形成される。次に、本発明の第２
の実施例について図を参照しながら詳細に説明する。
【００２３】図６は本発明の第２の実施例を示す誘電体
分離基板の製造工程断面図、図７はその誘電体分離基板
の製造工程平面図である。まず、図６（Ａ）に示すよう
に、第１の半導体基板３０１の主表面側の一部に空洞部
３０２を形成し、第２の半導体基板３０３と接合させた
接合基板３０５を形成する。その平面図が図７（Ａ）に
示されており、図６（Ａ）は図７（Ａ）のａ−ａ線断面
を示している。
分離基板の製造工程断面図、図７はその誘電体分離基板
の製造工程平面図である。まず、図６（Ａ）に示すよう
に、第１の半導体基板３０１の主表面側の一部に空洞部
３０２を形成し、第２の半導体基板３０３と接合させた
接合基板３０５を形成する。その平面図が図７（Ａ）に
示されており、図６（Ａ）は図７（Ａ）のａ−ａ線断面
を示している。
【００２４】次に、図６（Ｂ）に示すように、前記空洞
部３０２の境界に沿って第１の酸素導入孔３０３−１を
形成する。例えば、図示したＬ字型とするが、他の型で
も可能である。その平面図が図７（Ｂ）に示されてお
り、図６（Ｂ）は図７（Ｂ）のｂ−ｂ線断面を示してい
る。次に、図６（Ｃ）に示すように、前記接合基板３０
５を酸化性雰囲気中で、熱処理を施し、第１の酸素導入
孔３０３−１を通して、空洞部３０２の表面を酸化し、
酸化シリコン層３０６ａを形成する。この時、空洞部３
０２及び第１の酸素導入孔３０３−１の側面が熱酸化シ
リコンによって完全に充填される。その平面図が図７
（Ｃ）に示されており、図６（Ｃ）は図７（Ｃ）のｃ−
ｃ線断面を示している。
部３０２の境界に沿って第１の酸素導入孔３０３−１を
形成する。例えば、図示したＬ字型とするが、他の型で
も可能である。その平面図が図７（Ｂ）に示されてお
り、図６（Ｂ）は図７（Ｂ）のｂ−ｂ線断面を示してい
る。次に、図６（Ｃ）に示すように、前記接合基板３０
５を酸化性雰囲気中で、熱処理を施し、第１の酸素導入
孔３０３−１を通して、空洞部３０２の表面を酸化し、
酸化シリコン層３０６ａを形成する。この時、空洞部３
０２及び第１の酸素導入孔３０３−１の側面が熱酸化シ
リコンによって完全に充填される。その平面図が図７
（Ｃ）に示されており、図６（Ｃ）は図７（Ｃ）のｃ−
ｃ線断面を示している。
【００２５】次に、図６（Ｄ）に示すように、第２の酸
素導入孔３０３−２を前記空洞部３０２の他の境界に沿
って形成する。その平面図が図７（Ｄ）に示されてお
り、図６（Ｄ）は図７（Ｄ）のｄ−ｄ線断面を示してい
る。次に、図６（Ｅ）に示すように、前記接合基板３０
５を酸化性雰囲気中で酸化し、酸化シリコン層３０６ｂ
を形成して、空洞部３０２及び第２の酸素導入孔３０３
−２を熱酸化シリコンによって完全に充填する。
素導入孔３０３−２を前記空洞部３０２の他の境界に沿
って形成する。その平面図が図７（Ｄ）に示されてお
り、図６（Ｄ）は図７（Ｄ）のｄ−ｄ線断面を示してい
る。次に、図６（Ｅ）に示すように、前記接合基板３０
５を酸化性雰囲気中で酸化し、酸化シリコン層３０６ｂ
を形成して、空洞部３０２及び第２の酸素導入孔３０３
−２を熱酸化シリコンによって完全に充填する。
【００２６】この製造方法により、同一基板（Ｓｉチッ
プ）内に複数個の誘電体、つまり、酸化シリコン層３０
６で分離された島を形成することができる。その平面図
が図７（Ｅ）に示されており、図６（Ｅ）は図７（Ｅ）
のｅ−ｅ線断面を示している。次に、本発明の第３の実
施例について図を参照しながら詳細に説明する。
プ）内に複数個の誘電体、つまり、酸化シリコン層３０
６で分離された島を形成することができる。その平面図
が図７（Ｅ）に示されており、図６（Ｅ）は図７（Ｅ）
のｅ−ｅ線断面を示している。次に、本発明の第３の実
施例について図を参照しながら詳細に説明する。
【００２７】図８は本発明の第３の実施例を示す誘電体
分離基板の製造工程断面図、図９はその誘電体分離基板
の製造工程平面図である。まず、図８（Ａ）に示すよう
に、第１の実施例と同様の方法により、第１の半導体基
板４０１と第２の半導体基板４０４からなる接合基板４
０５を作製し、１チップ内において一部を誘電体分離す
る方法において、空洞部４０２と一方向を残した酸素導
入孔４０３を酸化シリコン層４０６により充填する。ま
た、この時、酸化膜分離をさせない部分は、グリッドラ
イン４０８上に位置するようにする。その平面が、図９
（Ａ）に示されている。ここで、４０７はグリッドライ
ン４０８のみが除去された酸化シリコン膜である。
分離基板の製造工程断面図、図９はその誘電体分離基板
の製造工程平面図である。まず、図８（Ａ）に示すよう
に、第１の実施例と同様の方法により、第１の半導体基
板４０１と第２の半導体基板４０４からなる接合基板４
０５を作製し、１チップ内において一部を誘電体分離す
る方法において、空洞部４０２と一方向を残した酸素導
入孔４０３を酸化シリコン層４０６により充填する。ま
た、この時、酸化膜分離をさせない部分は、グリッドラ
イン４０８上に位置するようにする。その平面が、図９
（Ａ）に示されている。ここで、４０７はグリッドライ
ン４０８のみが除去された酸化シリコン膜である。
【００２８】次に、図８（Ｂ）に示すように、グリッド
ライン４０８をダイシングソウにより、１つ１つのチッ
プに分割することにより、同一チップ上に誘電体で分離
された一部が形成される。その平面が図９（Ｂ）に示さ
れている。ここで、例えば、領域Ａはパワー素子形成領
域となり、領域Ｂは制御素子形成領域とすることができ
る。
ライン４０８をダイシングソウにより、１つ１つのチッ
プに分割することにより、同一チップ上に誘電体で分離
された一部が形成される。その平面が図９（Ｂ）に示さ
れている。ここで、例えば、領域Ａはパワー素子形成領
域となり、領域Ｂは制御素子形成領域とすることができ
る。
【００２９】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００３０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、 （１）接合基板内部の空洞部に、酸化シリコン層を形成
するための酸素導入孔を基板表面から空洞部に連通さ
せ、酸素導入孔より酸化性雰囲気を供給し、熱処理を施
すことにより、空洞部及び酸素導入孔を酸化シリコン層
にて充填するようにしたので、酸素導入孔の幅を縮小す
ることができ、素子分離領域の大幅な縮小を図ることが
できる。
よれば、 （１）接合基板内部の空洞部に、酸化シリコン層を形成
するための酸素導入孔を基板表面から空洞部に連通さ
せ、酸素導入孔より酸化性雰囲気を供給し、熱処理を施
すことにより、空洞部及び酸素導入孔を酸化シリコン層
にて充填するようにしたので、酸素導入孔の幅を縮小す
ることができ、素子分離領域の大幅な縮小を図ることが
できる。
【００３１】すなわち、従来のように接合基板端部より
酸化性雰囲気を供給する場合は、酸素導入孔の幅を少な
くとも数十μｍ必要としていたものが、本発明の場合
は、その酸素導入孔を数μｍに縮小できるので、素子分
離領域の大幅な縮小が可能となる。また、従来のよう
に、太い酸素導入孔が必要でないため、パターンレイア
ウトも自由度が増し、チップサイズの大幅な縮小化が可
能となる。
酸化性雰囲気を供給する場合は、酸素導入孔の幅を少な
くとも数十μｍ必要としていたものが、本発明の場合
は、その酸素導入孔を数μｍに縮小できるので、素子分
離領域の大幅な縮小が可能となる。また、従来のよう
に、太い酸素導入孔が必要でないため、パターンレイア
ウトも自由度が増し、チップサイズの大幅な縮小化が可
能となる。
【００３２】更に、従来のように、酸素導入孔を多結晶
シリコン等により充填し、研磨にて基板表面の平坦化を
図る工程が不要となり、製造工程の簡素化が可能とな
る。したがって、素子分離領域の大幅な縮小化が可能
で、チップサイズの大幅な縮小化と、工程の低減による
低コスト化を図ることができる。 （２）また、請求項２記載の誘電体分離基板の製造方法
によれば、第１の酸素導入孔を空洞部と連通させること
により、基板表面より酸化性雰囲気中で熱処理を施し、
酸素導入孔を通し、接合基板内部の空洞部表面を酸化す
るとともに、酸素導入孔表面がこれら両者表面から成長
形成する熱酸化シリコンによって完全に充填される。次
に、第２の酸素導入孔を形成し、同様の酸化性雰囲気中
で熱処理をすることにより、素子間を完全に分離するこ
とが可能となる。
シリコン等により充填し、研磨にて基板表面の平坦化を
図る工程が不要となり、製造工程の簡素化が可能とな
る。したがって、素子分離領域の大幅な縮小化が可能
で、チップサイズの大幅な縮小化と、工程の低減による
低コスト化を図ることができる。 （２）また、請求項２記載の誘電体分離基板の製造方法
によれば、第１の酸素導入孔を空洞部と連通させること
により、基板表面より酸化性雰囲気中で熱処理を施し、
酸素導入孔を通し、接合基板内部の空洞部表面を酸化す
るとともに、酸素導入孔表面がこれら両者表面から成長
形成する熱酸化シリコンによって完全に充填される。次
に、第２の酸素導入孔を形成し、同様の酸化性雰囲気中
で熱処理をすることにより、素子間を完全に分離するこ
とが可能となる。
【００３３】したがって、同一チップ内には大小複数個
の誘電体分離島を形成することができる。 （３）更に、請求項３記載の誘電体分離基板の製造方法
によれば、上記（１）を実施した後に、チップを分割す
ることにより素子間を完全に分離することが可能にな
る。これにより、請求項２記載の誘電体分離基板の製造
方法より少ない工程で、誘電体分離島を形成することが
できる。
の誘電体分離島を形成することができる。 （３）更に、請求項３記載の誘電体分離基板の製造方法
によれば、上記（１）を実施した後に、チップを分割す
ることにより素子間を完全に分離することが可能にな
る。これにより、請求項２記載の誘電体分離基板の製造
方法より少ない工程で、誘電体分離島を形成することが
できる。
【図１】本発明の第１の実施例を示す誘電体分離基板の
製造工程断面図である。
製造工程断面図である。
【図２】本発明の第１の実施例を示す誘電体分離基板の
製造工程平面図である。
製造工程平面図である。
【図３】従来の誘電体分離基板の製造工程断面図（その
１）である。
１）である。
【図４】従来の誘電体分離基板の製造工程断面図（その
２）である。
２）である。
【図５】従来の誘電体分離基板の酸化膜の成長工程の説
明図である。
明図である。
【図６】本発明の第２の実施例を示す誘電体分離基板の
製造工程断面図である。
製造工程断面図である。
【図７】本発明の第２の実施例を示す誘電体分離基板の
製造工程平面図である。
製造工程平面図である。
【図８】本発明の第３の実施例を示す誘電体分離基板の
製造工程断面図である。
製造工程断面図である。
【図９】本発明の第３の実施例を示す誘電体分離基板の
製造工程平面図である。
製造工程平面図である。
２０１，３０１，４０１ 第１の半導体基板 ２０２ 凹部 ２０３，３０２，４０２ 空洞部 ２０４，３０３，４０４ 第２の半導体基板 ２０５，３０５，４０５ 接合基板 ２０６，４０３ 酸素導入孔 ２０７，３０６，３０６ａ，３０６ｂ，４０６ 酸化
シリコン層 ３０３−１ 第１の酸素導入孔 ３０３−２ 第２の酸素導入孔 ４０７ 酸化シリコン膜 ４０８ グリッドライン
シリコン層 ３０３−１ 第１の酸素導入孔 ３０３−２ 第２の酸素導入孔 ４０７ 酸化シリコン膜 ４０８ グリッドライン
Claims (3)
- 【請求項１】 第１の半導体基板と第２の半導体基板を
直接接合して基板内部に選択的に誘電体埋め込み層が形
成される誘電体分離基板の製造方法において、 （ａ）第１の半導体基板の誘電体埋め込み層の形成位置
に相当する領域に凹部を形成する工程と、 （ｂ）第２の半導体基板上に前記凹部を下部にした前記
第１の半導体基板を直接接合して空洞部が形成される接
合基板を形成する工程と、 （ｃ）前記第１の半導体基板の主表面を研磨除去する工
程と、 （ｄ）前記接合基板の主表面より前記空洞部に達する酸
素導入孔を形成する工程と、 （ｅ）前記接合基板を酸化性雰囲気中に晒し、前記空洞
部及び前記酸素導入孔に誘電体埋め込み層として酸化膜
を成長させて、該空洞部及び酸素導入孔を酸化膜にて充
填する工程とを施すことを特徴とする誘電体分離基板の
製造方法。 - 【請求項２】 前記請求項１記載の誘電体分離基板の製
造方法において、前記空洞部に連通する前記酸素導入孔
を形成する工程において、少なくとも分離島形状の側壁
となる部分を一部分残して連通させ、前記酸化性雰囲気
で前記空洞部及び酸素導入孔を酸化膜で充填させ接合し
た後に、残りの部分に酸素導入孔を連通させ、該酸素導
入孔を酸化膜で充填する工程を有する誘電体分離基板の
製造方法。 - 【請求項３】 前記請求項１記載の誘電体分離基板の製
造方法において、前記空洞部に連通する前記酸素導入孔
を形成する工程において、少なくとも分離島形状の側壁
となる部分を一部分残して連通させる工程と、前記側壁
となる一部分がグリッドライン上となるようパターンを
形成する工程と、チップ分割によって完全な誘電体分離
とする工程を有する誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31360593A JPH07169830A (ja) | 1993-12-14 | 1993-12-14 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31360593A JPH07169830A (ja) | 1993-12-14 | 1993-12-14 | 誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169830A true JPH07169830A (ja) | 1995-07-04 |
Family
ID=18043335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31360593A Withdrawn JPH07169830A (ja) | 1993-12-14 | 1993-12-14 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169830A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003096426A1 (en) * | 2002-05-08 | 2003-11-20 | Nec Corporation | Semiconductor substrate manufacturing method and semiconductor device manufacturing method, and semiconductor substrate and semiconductor device manufactured by the methods |
| JP2011159657A (ja) * | 2010-01-29 | 2011-08-18 | Toyota Motor Corp | Ｓｏｉウェハの製造方法 |
| JP2014045030A (ja) * | 2012-08-24 | 2014-03-13 | Osaka Univ | 結晶基板に孔を形成する方法、並びに結晶基板内に配線や配管を有する機能性デバイス |
-
1993
- 1993-12-14 JP JP31360593A patent/JPH07169830A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003096426A1 (en) * | 2002-05-08 | 2003-11-20 | Nec Corporation | Semiconductor substrate manufacturing method and semiconductor device manufacturing method, and semiconductor substrate and semiconductor device manufactured by the methods |
| US7605443B2 (en) | 2002-05-08 | 2009-10-20 | Nec Corporation | Semiconductor substrate manufacturing method and semiconductor device manufacturing method, and semiconductor substrate and semiconductor device manufactured by the methods |
| JP2011159657A (ja) * | 2010-01-29 | 2011-08-18 | Toyota Motor Corp | Ｓｏｉウェハの製造方法 |
| JP2014045030A (ja) * | 2012-08-24 | 2014-03-13 | Osaka Univ | 結晶基板に孔を形成する方法、並びに結晶基板内に配線や配管を有する機能性デバイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |