JP2007165677A - 半導体基板の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】SBSI法によりSOI構造を形成する場合には、シリコンゲルマニウム層2とシリコン層3とをエピタキシャル成長させた後、シリコンゲルマニウム層2を選択的にエッチング除去することでシリコン層3のみを残し、シリコン層3とシリコン基板1との間を熱酸化層で埋めてSOI構造を形成する。この場合、シリコンゲルマニウム層2が残留しているとシリコン層2に不純物としてゲルマニウムが侵入する場合がある。そこで、ゲルマニウムの混入を抑制するための製造方法を提案する。
【解決手段】素子領域部11の最大幅を、シリコンゲルマニウム層2とシリコン層3とのエッチングの選択比をR、シリコン層3の許容エッチング量をSとした場合に2×S×Rで示される幅以内に抑える。素子領域11の幅をこの値未満に抑えることで寄生的なシリコン層3のエッチングを許容量に抑え且つシリコンゲルマニウム層2を完全に除去することができる。
【選択図】図7
【解決手段】素子領域部11の最大幅を、シリコンゲルマニウム層2とシリコン層3とのエッチングの選択比をR、シリコン層3の許容エッチング量をSとした場合に2×S×Rで示される幅以内に抑える。素子領域11の幅をこの値未満に抑えることで寄生的なシリコン層3のエッチングを許容量に抑え且つシリコンゲルマニウム層2を完全に除去することができる。
【選択図】図7
Description
本発明は、半導体基板の製造方法及び半導体装置の製造方法に関し、特に、半導体基板にSOI(Silicon On Insulator)構造を形成する技術に関する。
SOI基板上に形成されたトランジスタは、バルクシリコン基板上に形成される場合と比較して接合容量(ソース・ドレイン領域と基板間の容量)が小さいことから、半導体装置の低消費電力化、高速動作化が可能であること等の大きな利点を有している。
一般に、バルクシリコン基板の全面にSOI構造を形成したSOI基板を用意して、このSOI構造の上にトランジスタ等が形成され、SOI構造が不必要な部分においては、このSOI構造を除去することが行われている。SOI基板については、例えば特許文献1に開示されているように張り合わせ技術を用いてSOI基板を形成する技術や、特許文献2に開示されているように、SIMOX(Separation by Implanted Oxygen)技術を用いてSOI基板を形成する技術が用いられている。
また、非特許文献1には、バルクシリコン基板上にSOI層を部分的に形成することで、SOI構造の上にトランジスタを低コストで形成できるSBSI(Separation by Bonding Si Islands)法が開示されている。SBSI法でバルクシリコン基板上にSOI構造を形成する方法は、まずシリコン基板上にシリコンゲルマニウム(SiGe)層、シリコン(Si)層をエピタキシャル成長させ、そこに支持体を形成するための穴(支持体穴)を形成する。その上に支持体となる酸化シリコン層等を成層した後、素子領域形状を得るように素子領域周辺の酸化シリコン層、シリコン層、シリコンゲルマニウム層をドライエッチングする。次に、シリコンゲルマニウム層をフッ硝酸で選択的にエッチングするとシリコン層が支持体に支持されシリコン層の下に空洞部が形成される。そして、この空洞部に酸化シリコン等の絶縁層を埋め込むことでシリコン基板とシリコン層との間にBOX(Buried Oxide)層を形成する。その後、基板表面を平坦化処理してシリコン層を表面に露出させることでバルクシリコン基板上にSOI構造を得ている。
特許文献1に開示された技術を用いて貼り合わせ基板を製造するには、2枚のシリコン基板を貼り合わせた後シリコンウェハの表面を研磨する必要があり、SOI基板上に位置する薄層半導体層の厚さを精密に制御することは困難である。また、張り合わせや研磨工程を行う必要があるため、バルクシリコン基板と比べSOI基板の価格が高くなるという問題がある。
また、特許文献2に開示された技術を用いてSIMOX基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となるため、イオン注入に起因するダメージがSOI基板中に残留する可能性がある。また高濃度の酸素をイオン注入する必要があるためスループットが低くなり、バルクシリコン基板と比べ価格が高くなるという問題がある。
一方、非特許文献1に開示された方法では、シリコンとシリコンゲルマニウムとの選択比を利用してシリコンゲルマニウム層のみを選択的に除去するが、デバイス構造及び製造条件によってはシリコンゲルマニウム層が残留し、ゲルマニウムによる汚染が生じるという問題があった。
本発明は上記課題を解決するためになされたものであり、その目的は、ゲルマニウムによる汚染を回避するための半導体基板の製造方法、及び低価格で且つSOI基板の上層のシリコン層の厚みを精密に制御することで低消費電力化、高速動作化を可能とする半導体装置を提供することにある。
<構成1>上記課題を解決するために、本発明の半導体基板の製造方法は、半導体基材の能動面側に前記半導体基材よりもエッチングの選択比が大きい第1半導体層を形成する工程と、前記第1半導体層よりもエッチングの選択比が小さい第2半導体層を前記第1半導体層を覆うよう形成する工程と、素子領域部周辺の前記第2半導体層及び前記第1半導体層とを部分的に除去開口し前記半導体基材を露出させるように支持体穴を形成する工程と、前記支持体穴を埋め、且つ前記第2半導体層が覆われるようにして前記半導体基材の能動面側に支持体形成層を形成する工程と、前記支持体穴の少なくとも一部の領域と前記素子領域部とを含む領域は残すようエッチングすることにより、支持体及びこの支持体の下方に位置する前記第1半導体層及び前記第2半導体層の端部の一部を露出させる開口面を形成する工程と、前記開口面を介して前記第1半導体層を選択エッチングすることにより、前記素子領域部の前記第2半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、前記半導体基材の能動面側に平坦化絶縁層を形成する工程と、前記第2半導体層の能動面側を平坦化処理した後、前記第2半導体層を覆う位置に残留する前記支持体形成層若しくは前記平坦化絶縁層由来の層の少なくとも一部を前記素子領域部が露出するよう取り除く工程と、を含み、前記素子領域部の最大幅は、前記選択エッチングで前記第1の半導体層と同時にエッチングされる前記第2半導体層の許容エッチング量をS、前記選択エッチングでの前記第1の半導体層と前記第2の半導体層に対する選択比をRとして、2×S×Rで示される幅未満に抑えることで前記選択エッチングを行う場合に、前記第2の半導体層が寄生的に受けるエッチング量を許容エッチング量S以内に抑えた状態で前記第1半導体層を取り除くことを特徴とする。
この半導体基板の製造方法によれば、第2半導体層からなる素子領域の幅の最大値が規定される。素子領域の幅を2×S×R未満に抑えることで、第1半導体層を全てエッチングにより除去した状態で第2半導体層の寄生エッチング量を許容エッチング量Sより少ない量に抑えることができる。第2半導体層が第2半導体層の許容エッチング量Sを超えてエッチングされることを防げるため精密な第2半導体層の層厚制御ができる。ここで、第1半導体層のエッチングは幅方向の両側から進行するため、係数2を掛けた量だけ素子領域の幅を取ることができる。
<構成2>また、上記した本発明の半導体基板の製造方法は前記半導体基材がバルクシリコン基板で、前記第1半導体層がシリコンゲルマニウム層で、前記第2半導体層がシリコン層であることを特徴とする。
この半導体基板の製造方法によれば、バルクシリコン基板やシリコン層はシリコンゲルマニウム層よりエッチングの選択比が小さく、バルクシリコンやシリコン層を残してシリコンゲルマニウム層を選択的にエッチングして除去することが可能であり、バルクシリコンとシリコン層との間に空洞部を容易に形成することができる。
<構成3>また、上記した本発明の半導体装置は構成2に記載の半導体基板の製造方法を行うことで得られた前記素子領域部を構成要素として用いたトランジスタを有することを特徴とする。
この構成によれば、この半導体装置はゲルマニウムによる汚染が抑制された状態にある素子領域部からなるトランジスタを有している。トランジスタのゲート酸化膜を形成する場合にゲルマニウムが存在すると、ゲート酸化膜から押し出されるようにゲート酸化膜と第2半導体層としてのシリコン層との界面にゲルマニウムが集まるため、ゲート酸化膜のリーク電流や、Qbdの劣化、移動度の低下を起こす懸念がある。本構成ではゲルマニウムによる汚染が抑制されているため、上記した問題の発生が抑制された半導体装置としてのトランジスタを素子領域部に有することができる。
以下、本発明を具体化した実施形態について図面に従って説明する。
(第1の実施形態)
図1から図10は本発明の第1実施形態に係る半導体基板の製造方法を示す模式図である。詳しくは、図1から図10の各図(a)は模式平面図であり、各図(b)は同図の(a)におけるA−A´断線に沿う模式断面図である。
図1から図10は本発明の第1実施形態に係る半導体基板の製造方法を示す模式図である。詳しくは、図1から図10の各図(a)は模式平面図であり、各図(b)は同図の(a)におけるA−A´断線に沿う模式断面図である。
まず図1に示すように、バルクシリコンウェハであるシリコン基板1に第1半導体層としてのシリコンゲルマニウム(SiGe)層2を形成し、その上に第2半導体層としてのシリコン(Si)層3を形成する。シリコンゲルマニウム層2及びシリコン層3はそれぞれエピタキシャル成長によって形成する。なお、シリコンゲルマニウム層2を形成する前に、バッファとしてのシリコン層を形成しても良い。
次に図2に示すように、支持体穴5(後述する)となる部分を開口し、それ以外を覆うようフォトレジスト膜4をパターニングする。
次に図3に示すように、パターニングしたフォトレジスト膜4をマスクとして、シリコン層3とシリコンゲルマニウム層2とを順次エッチングしてシリコン基板1の表面を露出させ支持体穴5を形成する。支持体穴5を形成後、フォトレジスト膜4は除去する。
次に図4に示すように、CVD法等の方法によりシリコン基板1の上方全体に支持体穴5を埋め込み、且つシリコン層3を覆うように、酸化シリコン等からなる支持体形成層6を形成する。
次に図5に示すように、パターニングしたフォトレジスト膜7をマスクとして、支持体形成層6のエッチングを行い、支持体形成層6からなる支持体8を形成する。ここで支持体8を形成する際に、支持体8に支えられるようにシリコン(Si)層3からなるSOI構造の素子領域部11(後述する)が得られるようにフォトレジスト膜7のパターンを形成しておく。
続けて図6に示すように、フォトレジスト膜7をマスクとしてシリコン層3とシリコンゲルマニウム層2をエッチングし、シリコン基板1を露出させ、同時に素子領域側面15を露出させる。シリコン層3とシリコンゲルマニウム層2のエッチング終了後、フォトレジスト膜7は除去する。
次に図7に示すように、フッ硝酸等シリコン層3とシリコンゲルマニウム層2とでエッチング速度差が大きいエッチング液を用いてシリコンゲルマニウム層2を素子領域側面15側から選択的にエッチングし、支持体8により支えられてシリコン層3からなる素子領域部11が機械的に浮いている状態にする。
ここで、素子領域部11の幅について説明する。素子領域部11の寸法は、フォトレジスト膜7の幅で規定される。フォトレジスト膜7の幅をW1、素子領域部11のエッチング速度をV1、シリコンゲルマニウム層2のエッチング速度をV2、エッチング時間をt、素子領域部11のエッチングによる許容エッチング量をSとする。時間tでのシリコンゲルマニウム層2のエッチング量T1は、以下に示す値となる。
T1=t×V2
そして、図7の矢印の方向からエッチングが進んでいくものとすると、シリコンゲルマニウム層2を取り去るには片側分としてW1/2までエッチングを行う必要があるため、フォトレジスト膜7の幅W1は以下の関係を満たすことが必要となる。
W1/2<t×V2
一方、エッチングを行うことで、シリコン層3も寄生的にエッチングされる。素子領域部11の許容エッチング量はSで規定されているため、シリコン層3の寄生エッチング量を許容エッチング量Sよりも小さく抑えるためには以下の関係を満たすことが必要となる。
S>t×V1
ここで、V1とV2のエッチング速度の比を選択比と定義してRで表す。シリコン層3の寄生エッチング量を許容エッチング量S以内に抑えた状態で且つシリコンゲルマニウム層2を取り去ることを可能とする素子領域の幅W2は以下の関係を満たすことが必要となる。
W2<2×S×R
素子領域の幅W2を上記した関係が成立するよう選ぶことで、シリコンゲルマニウム層2を取り除くことができ、ゲルマニウムの残留による汚染を抑制することが可能となる。
典型的な値として素子領域部11の許容エッチング量Sを5nm、選択比を200とした場合、素子領域の幅W2は2μmとなる。この条件でSBSIを形成する場合には、素子領域の幅W2を2μm未満に抑えることでゲルマニウムの残留を防ぐことができる。
次に図8に示すように、シリコン基板1を熱酸化し、素子領域部11とシリコン基板1との間を酸化シリコンからなる埋め込み絶縁層(BOX層)9を形成する。なお埋め込み絶縁層の形成方法としてはシリコン基板1の熱酸化による方法に限らず、例えばCVD法を用いて埋め込み絶縁層9を形成することも可能である。
次に図9に示すように、CVD等の方法によりシリコン基板1の上方全面に素子間分離用の酸化シリコン等からなる絶縁層10を形成する。
次に、図10に示すように、CMP(化学的機械的研磨)等によりシリコン基板1の上方全面を平坦化処理する。続けて緩衝弗酸等を用いて絶縁層10の一部をエッチングすることで素子領域部11が露出され、絶縁層10及び埋め込み絶縁層9等で素子分離された構造(SOI構造)をシリコン基板1に形成して半導体基板30が完成する。
以上のように、この半導体基板30の製造方法によれば、ゲルマニウムが残らない条件でSBSI構造を形成することができる。素子領域部11にゲルマニウムが混入すると、素子領域部11上にトランジスタのゲート絶縁膜を形成する場合に、素子領域部11とゲート絶縁膜とシリコンとの界面にゲート絶縁膜に押し出されるようにしてゲート絶縁膜界面にゲルマニウムが集まる。そのためゲート絶縁膜のリーク電流の増加や、Qbdの劣化、移動度の低下等の問題を引き起こす場合があるが、上記した半導体基板30の製造方法を用いることで、ゲルマニウム汚染に起因する問題の発生を抑制しうる素子領域部11の製造方法を提供することができる。
(第2の実施形態)
次に、本発明の第2の実施形態として半導体装置について説明する。
次に、本発明の第2の実施形態として半導体装置について説明する。
図10に示されるSOI構造を用いて図11に示すように半導体装置としてのトランジスタ12が形成されている。以下、製造工程について簡単に説明する。
まず、素子領域部11の表面の熱酸化を行い素子領域部11の表面にゲート絶縁膜20を形成する。次にCVD等の方法によりゲート絶縁膜20が形成された素子領域部11上に多結晶シリコン層を形成する。その後、フォトリソグラフィー技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜20の上にゲート電極21を形成する。
次に、ゲート電極21をマスクとして、As、P、B等の不純物を素子領域部11内にイオン注入することにより、ゲート電極21の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層23a及び23bを素子領域部11に形成する。そして、CVD等の方法により、LDD層23a,23bが形成された素子領域部11上に絶縁層を形成し、RIE等のドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極21の側壁にサイドウォール24a及び24bをそれぞれ形成する。そしてゲート電極21及びサイドウォール24a及び24bをマスクとして、As、P、B等の不純物を素子領域部11内にイオン注入することにより、サイドウォール24a及び24bの側方にそれぞれ配置された高濃度不純物導入層からなるソース/ドレイン層25a及び25bを素子領域部11に形成する。そしてコンタクト26a、26b、27を配置することでSOI構造の半導体基板30上に半導体装置としてのトランジスタ12が完成する。
以上の工程により半導体基板30上に得られた半導体装置としてのトランジスタ12は、第1の実施形態で述べたように素子領域部11へのゲルマニウムの混入が防がれているためトランジスタ12の性能の劣化を抑えることができる。そのためゲート電流値の異常、Qbdの劣化、移動度の低下等の現象の発生が抑えられた品質の高いトランジスタ12を提供できる。
なお、本発明の実施形態では、半導体基材の材質としてシリコンを用いて説明したが、他の材質としてGe、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSe等を用いることができる。
また、本発明の実施形態では、第1半導体層の材質としてシリコンゲルマニウム、第2半導体層の材質としてシリコンを例にとり説明したが、第1半導体層よりもエッチングの選択比の小さい第2半導体層を組み合わせても良い。例えば、第1半導体層と第2半導体層の材質として、Ge、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSe等の中から選択した組合せを用いることができる。
1…半導体基材としてのシリコン基板、2…第1半導体層としてのシリコンゲルマニウム層、3…第2半導体層としてのシリコン層、4…フォトレジスト膜、5…支持体穴、6…支持体形成層、7…フォトレジスト膜、8…支持体、9…埋め込み絶縁層としての絶縁層、10…平坦化絶縁層としての絶縁層、11…素子領域部、12…トランジスタ、15…開口面としての素子領域側面、20…ゲート絶縁膜、21…ゲート電極、23a…LDD層、23b…LDD層、24a…サイドウォール、24b…サイドウォール、25a…ソース/ドレイン層、25b…ソース/ドレイン層、26a…コンタクト、26b…コンタクト、27…コンタクト、30…半導体基板。
Claims (3)
- 半導体基材の能動面側に前記半導体基材よりもエッチングの選択比が大きい第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングの選択比が小さい第2半導体層を前記第1半導体層を覆うよう形成する工程と、
素子領域部周辺の前記第2半導体層及び前記第1半導体層とを部分的に除去開口し前記半導体基材を露出させるように支持体穴を形成する工程と、
前記支持体穴を埋め、且つ前記第2半導体層が覆われるようにして前記半導体基材の能動面側に支持体形成層を形成する工程と、
前記支持体穴の少なくとも一部の領域と前記素子領域部とを含む領域は残すようエッチングすることにより、支持体及びこの支持体の下方に位置する前記第1半導体層及び前記第2半導体層の端部の一部を露出させる開口面を形成する工程と、
前記開口面を介して前記第1半導体層を選択エッチングすることにより、前記素子領域部の前記第2半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
前記半導体基材の能動面側に平坦化絶縁層を形成する工程と、
前記第2半導体層の能動面側を平坦化処理した後、前記第2半導体層を覆う位置に残留する前記支持体形成層若しくは前記平坦化絶縁層由来の層の少なくとも一部を前記素子領域部が露出するよう取り除く工程と、を含み、
前記素子領域部の最大幅は、前記選択エッチングで前記第1の半導体層と同時にエッチングされる前記第2半導体層の許容エッチング量をS、前記選択エッチングでの前記第1の半導体層と前記第2の半導体層に対する選択比をRとして、
2×S×Rで示される幅未満に抑えることで前記選択エッチングを行う場合に、前記第2の半導体層が寄生的に受けるエッチング量を許容エッチング量S以内に抑えた状態で前記第1半導体層を取り除くことを特徴とする半導体基板の製造方法。 - 前記半導体基材がバルクシリコン基板で、前記第1半導体層がシリコンゲルマニウム層で、前記第2半導体層がシリコン層であることを特徴とする請求項1に記載の半導体基板の製造方法。
- 請求項2に記載の半導体基板の製造方法を行うことで得られた前記素子領域部を構成要素として用いたトランジスタを有することを特徴とする半導体装置。
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