JP2007335710A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ＳＯＩ構造上部の半導体層（即ち、第２半導体層）の剥がれを防止できるようにした半導体装置の製造方法を提供する。
【解決手段】Ｓｉ基板１上にＳｉＧｅ層１３を形成し、ＳｉＧｅ層１３を選択的にエッチングしてＳｉ基板１を露出させる支持体穴を形成する。次に、ＳｉＧｅ層１３上と支持体穴の少なくとも内壁とにＳｉ層３１を形成し、Ｓｉ層３１を支持する支持体４１を支持体穴２１内に形成する。そして、Ｓｉ層３１及びＳｉＧｅ層１３を順次、選択的にエッチングして、ＳｉＧｅ層１３の側面を露出させる溝４３を形成する。次に、フッ硝酸を用いたウェットエッチングで、溝４３を介してＳｉＧｅ層１３をエッチングすることによって、Ｓｉ基板１とＳｉ層３１との間に空洞部を形成する。その後、空洞部内にＳｉＯ_２膜５３を形成する。このような構成であれば、空洞部内に形成されたＳｉＯ_２膜５３の側面５４をエッチャントから保護することができる。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
バルクウエーハ上にＳＯＩ構造を形成する方法としては、例えば、Ｓｉ基板１０１上にＳｉＧｅ層、Ｓｉ層をエピ成長させ、そこに支持体穴を形成する。この支持体穴は、ＳｉＧｅ層を貫通してＳｉ基板１０１を底面とするものである。この支持体穴を埋めるようにして、ＣＶＤでＳｉＯ_２膜を形成した後、当該ＳｉＯ_２膜を選択的にドライエッチして支持体を形成する。続いて、支持体下から露出しているＳｉ層／ＳｉＧｅ層をドライエッチして溝を形成し、支持体で覆われているＳｉ層／ＳｉＧｅ層の側面を露出させる。

この状態でＳｉ基板１０１をフッ硝酸に漬けると、支持体下のＳｉＧｅ層が溝に面する側面の側からウェットエッチングされて、Ｓｉ基板１０１とＳｉ層との間に空洞部が形成される。その後、例えば熱酸化により空洞部をＳｉＯ_２膜で埋めることでＳＯＩ構造を形成する。このようなＳＯＩ構造の形成方法はＳＢＳＩ法と呼ばれており、例えば特許文献１、非特許文献１にそれぞれ開示されている。

なお、ＳＯＩ構造を完成させた後は、シリコン基板の上方全面にＣＶＤでＳｉＯ_２膜を形成して溝を埋める。次に、このＳｉＯ_２膜をＣＭＰで平坦化する。そして、平坦化後にＳｉ層上に僅かに残されているＳｉＯ_２膜をＨＦ系溶液でエッチングすることによって、Ｓｉ層の表面を露出させる。その後、露出したＳｉ層に例えばＭＯＳトランジスタ等を形成する。
特開２００５−３５４０２４号公報 Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）

上記の製造方法では、Ｓｉ基板１０１とＳｉ層１３１との間に形成された空洞部１５１を例えばＳｉＯ_２膜で埋めていた。しかしながら、上記ＳｉＯ_２膜を熱酸化で形成する場合には、空洞部の上面と下面とでそれぞれ熱酸化が進むので、図７に示すように、空洞部１５１の上面から下方向に成長するＳｉＯ_２膜１５３ａと、空洞部の下面から上方向に成長するＳｉＯ_２膜１５３ｂとを完全に密着させることは難しい。

一方、上記の平坦化処理及びエッチング工程では、溝を埋めるＳｉＯ_２膜だけでなく、支持体穴に残されている支持体１４１もエッチングされる。支持体１４１は支持体穴内に残され、Ｓｉ層１３１上からは完全に除去されるが、ＣＭＰによる平坦化処理やＨＦ系溶液を用いたウェットエッチング工程では、通常、ウエーハ面内で研磨レートやエッチングレートにばらつきが存在する。このため、多くの場合、ウエーハ面内には支持体１４１が多く除去される領域と、そうでない領域とが存在する。

ここで、図７の実線矢印で示すように支持体穴内の支持体１４１が過剰に除去されてしまうと、図７の破線矢印で示すように支持体穴からＳｉＯ_２膜１５３ａ、１５３ｂの側面に至る経路ができあがり、この経路を介してＳｉＯ_２膜１５３ａ、１５３ｂの界面にＨＦ系溶液が入り込んでしまうおそれがあった。ＳｉＯ_２膜１５３ａ、１５３ｂの界面にＨＦ系溶液が入り込むと、当該界面付近がエッチングされてＳｉＯ_２膜１５３ａ、１５３ｂ間の隙間が広がり、Ｓｉ層１３１がＳｉ基板１０１から剥がれてしまうおそれがあった（問題点）。
そこで、この発明はこのような問題点に鑑みてなされたものであって、ＳＯＩ構造上部の半導体層（即ち、第２半導体層）の剥がれを防止できるようにした半導体装置の製造方法の提供を目的とする。

〔発明１〕 上記目的を達成するために、発明１の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層を選択的にエッチングして前記半導体基板を露出させる第１溝を形成する工程と、前記第１半導体層上と前記第１溝の少なくとも内壁とに第２半導体層を形成する工程と、前記第２半導体層を支持する支持体を前記第１溝内に形成する工程と、前記第２半導体層及び前記第１半導体層を順次、選択的にエッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含むことを特徴とするものである。

ここで、「半導体基材」は例えばバルクのシリコン（Ｓｉ）基板であり、「第１半導体層」は例えばエピタキシャル成長によって得られるシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えばエピタキシャル成長によって得られるＳｉ層である。また、「第２半導体層よりも第１半導体層の方がエッチングされ易いエッチング条件」とは、第１半導体層がシリコンゲルマニウム層であり、第２半導体層がシリコン層の場合、例えばフッ硝酸を用いたウェットエッチングのことである。

発明１の半導体装置の製造方法によれば、空洞部内に形成される絶縁層の第１溝に面した側面を第２半導体層で覆うことができる。従って、第１溝内に残された支持体が過剰にエッチングされた場合でも、上記側面を第２半導体層で保護することができ、その第１溝内での露出を防止することができる。これにより、絶縁層の第１溝側からのエッチングを防ぐことができるので、半導体基板上からの第２半導体層の剥がれを防止することができる。

〔発明２〕 発明２の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層を選択的にエッチングして前記半導体基板を露出させる第１溝を形成する工程と、前記第１溝が形成された前記半導体基板上の全面に第２半導体層を形成する工程と、前記第１溝が埋め込まれ且つ前記第２半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、前記支持体膜を選択的にエッチングして、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体下から露出した前記第２半導体層と前記第１半導体層と順次エッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含むことを特徴とするものである。

ここで、「支持体膜」は例えばシリコン酸化（ＳｉＯ_２）膜である。支持体膜として使用されるＳｉＯ_２膜は例えばＣＶＤ法によって形成する。
発明２の半導体装置の製造方法によれば、第１溝の少なくとも内壁に第２半導体層を形成することができ、絶縁層の第１溝に面した側面を当該第２半導体層で覆うことができる。従って、第１溝内に残された支持体が過剰にエッチングされた場合でも、上記側面を第２半導体層で保護することができ、その第１溝内での露出を防止することができる。これにより、絶縁層の第１溝側からのエッチングを防ぐことができるので、半導体基板上からの第２半導体層の剥がれを防止することができる。

〔発明３〕 発明３の半導体装置の製造方法は、シリコン基板上にシリコンゲルマニウム層と第１シリコン層とを連続して形成する工程と、前記第１シリコン層及び前記シリコンゲルマニウム層を選択的にエッチングして前記シリコン基板を露出させる第１溝を形成する工程と、前記第１溝が形成された前記シリコン基板上の全面に第２シリコン層を形成する工程と、前記第１溝が埋め込まれ且つ前記第２シリコン層が覆われるようにして前記シリコン基板上の全面に支持体膜を形成する工程と、前記支持体膜を選択的にエッチングして、前記第２シリコン層を前記シリコン基板上で支持する支持体を形成する工程と、前記支持体下から露出した前記第２シリコン層、前記第１シリコン層及び前記シリコンゲルマニウム層を順次エッチングして、前記シリコンゲルマニウム層の側面を露出させる第２溝を形成する工程と、シリコンよりもシリコンゲルマニウムの方がエッチングされ易いエッチング条件で、前記第２溝を介して前記シリコンゲルマニウム層をエッチングすることによって、前記シリコン基板と前記第２シリコン層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含むことを特徴とするものである。

発明３の半導体装置の製造方法によれば、第１溝の少なくとも内壁に第２シリコン層を形成することができ、絶縁層の第１溝に面した側面を当該第２シリコン層で覆うことができる。従って、第１溝内に残された支持体が過剰にエッチングされた場合でも、上記側面を第２シリコン層で保護することができ、その第１溝内での露出を防止することができる。これにより、絶縁層の第１溝側からのエッチングを防ぐことができるので、シリコン基板上からの第２シリコン層の剥がれを防止することができる。
また、シリコンゲルマニウム層と第２シリコン層との間に第１シリコン層を介在させているので、第２シリコン層を結晶欠陥少なく形成することが可能である。

〔発明４〕 発明４の半導体装置の製造方法は、シリコン基板上にシリコンバッファ層と、シリコンゲルマニウム層及び第１シリコン層を連続して形成する工程と、前記第１シリコン層、前記シリコンゲルマニウム層及びシリコンバッファ層を選択的にエッチングして前記シリコン基板を露出させる第１溝を形成する工程と、前記第１溝が形成された前記シリコン基板上の全面に第２シリコン層を形成する工程と、前記第１溝が埋め込まれ且つ前記第２シリコン層が覆われるようにして前記シリコン基板上の全面に支持体膜を形成する工程と、前記支持体膜を選択的にエッチングして、前記第２シリコン層を前記シリコン基板上で支持する支持体を形成する工程と、前記支持体下から露出した前記第２シリコン層、前記第１シリコン層及び前記シリコンゲルマニウム層を順次エッチングして、前記シリコンゲルマニウム層の側面を露出させる第２溝を形成する工程と、シリコンよりもシリコンゲルマニウムの方がエッチングされ易いエッチング条件で、前記第２溝を介して前記シリコンゲルマニウム層をエッチングすることによって、前記シリコンバッファ層と前記第１シリコン層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含むことを特徴とするものである。

発明４の半導体装置の製造方法によれば、第１溝の少なくとも内壁に第２シリコン層を形成することができ、絶縁層の第１溝に面した側面を当該第２シリコン層で覆うことができる。従って、第１溝内に残された支持体が過剰にエッチングされた場合でも、上記側面を第２シリコン層で保護することができ、その第１溝内での露出を防止することができる。これにより、絶縁層の第１溝側からのエッチングを防ぐことができるので、シリコン基板上からの第２シリコン層の剥がれを防止することができる。

また、発明４の半導体装置の製造方法によれば、シリコン基板とシリコンゲルマニウム層との間にシリコンバッファ層を介在させているので、シリコンゲルマニウム層を結晶欠陥少なく形成することが可能である。さらに、シリコンゲルマニウム層と第２シリコン層との間に第１シリコン層を介在させているので、第２シリコン層を結晶欠陥少なく形成することが可能である。

〔発明５〕 発明５の半導体装置の製造方法は、発明３又は発明４の半導体装置の製造方法において、前記絶縁層を形成する工程では、前記空洞部の内側に面した前記第１シリコン層を熱酸化することによって、当該空洞部内に前記絶縁膜としてシリコン酸化膜を形成し、前記第１シリコン層を形成する工程では、前記空洞部の内側に面した前記第１シリコン層が前記熱酸化によって全て前記シリコン酸化膜となるように当該第１シリコン層の厚さを調整する、ことを特徴とするものである。

ここで、第２シリコン層を形成する直前に第１シリコン層の表面を入念に洗浄処理したとしても、第１シリコン層と第２シリコン層との界面には意図しない不純物等が残留している可能性がある。このような界面を含むシリコン層にトランジスタ等の素子を形成すると、当該界面が原因となってリーク電流が発生してしまうおそれがある。
発明５の半導体装置の製造方法によれば、第１シリコン層と第２シリコン層との界面をシリコン酸化膜中に取り込むことができるので、リーク電流の発生を防止することができる。

〔発明６〕 発明６の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記半導体基板の導電型を第１導電型としたとき、第２導電型の不純物を前記第１溝の底面にイオン注入して、当該底面から下の前記半導体基板に第２導電型の不純物拡散層を形成する工程、を含むことを特徴とするものである。
ここで、第１溝は通常ドライエッチングで形成するため、その底面や内壁にはエッチングダメージが蓄積しやすく、第２半導体層を形成する直前に第１溝内を入念に洗浄処理したとしても、第１溝の底面付近の第２半導体層と半導体基板との界面には結晶欠陥や意図しない不純物等が残留している可能性がある。このような界面に跨る形で第２半導体層と半導体基板との間に空乏層が形成されると、当該界面が原因となってリーク電流が発生してしまうおそれがある。

発明６の半導体装置の製造方法によれば、第２半導体層に逆バイアスが印加した際に、逆バイアスに依存した空乏層の形成位置を半導体基板のより内側へシフトすることができ、空乏層が半導体層と半導体基板との界面に形成されないようにすることができる。即ち、逆バイアスに依存した空乏層は、第１溝の底面付近の第２半導体層と半導体基板との界面ではなく、第１溝の底面から下の不純物拡散層と半導体基板との界面に跨るように形成されるので、第２半導体層と半導体基板との界面を原因とするようなリーク電流の発生を防止することができる。

〔発明７〕 発明７の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記絶縁層上の前記第２半導体層を選択的にエッチングして、前記絶縁層上の所定領域の前記第２半導体層と前記第１溝内にある前記第２半導体層とを分離する工程と、を含むことを特徴とするものである。ここで、「所定領域」とは、例えばトランジスタのソース層又はドレイン層が形成される領域のことである。
発明７の半導体装置の製造方法によれば、絶縁層上にある所定領域の第２半導体層を半導体基板から絶縁することができる。従って、所定領域の第２半導体層に逆バイアスを印加した際に、リーク電流の発生を防止することができる。

以下、本発明の実施の形態を図面を参照しながら説明する。
（１）第１実施形態
図１（Ａ）〜図２（Ｃ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。また、図３（Ａ）〜（Ｃ）は半導体装置の製造方法を示す拡大断面図である。さらに、図４（Ａ）及び（Ｂ）は、支持体穴２１と溝４３の平面形状の一例を示す概念図である。

まず始めに、図１（Ａ）では、単結晶のシリコン（Ｓｉ）基板１を用意する。このＳｉ基板１は例えばバルクウエーハである。次に、バルク領域のＳｉ基板１に図示しないｐウェル（ｗｅｌｌ）、ｎウェルを形成しておく。そして、Ｓｉ基板１に例えばＬＯＣＯＳ膜３を形成する。このＬＯＣＯＳ膜３によって、バルク領域とＳＯＩ領域とが素子分離される。

次に、図３（Ａ）の拡大断面図で示すように、Ｓｉ基板１上に例えば、単結晶のシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層１１、単結晶のシリコンゲルマニウム（ＳｉＧｅ）層１３及び、単結晶のＳｉ層１５を順次積層する。Ｓｉ−ｂｕｆｆｅｒ層１１の厚さは例えば２０ｎｍであり、ＳｉＧｅ層１３の厚さは例えば３０ｎｍであり、Ｓｉ層１５の厚さは例えば５ｎｍである。これらの各層を例えば同一チャンバ内で、エピタキシャル成長法で連続して形成する。なお、図１（Ａ）では、作図の都合からＳｉ層１５の図示を省略している。

次に、図１（Ｂ）において、フォトリソグラフィー技術及びエッチング技術を用いて、図示しないＳｉ層、ＳｉＧｅ層１３及びＳｉ−ｂｕｆｆｅｒ層１１をパターニングして、Ｓｉ基板１の表面を露出させる支持体穴２１を形成する。図４（Ａ）に示すように、支持体穴２１の平面視での形状は例えば矩形である。この支持体穴２１によって平面視で両側から挟まれた領域が、ＳＯＩ構造を形成する領域（即ち、ＳＯＩ領域）２３である。

図１（Ｂ）に戻って、支持体穴２１を形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、図１（Ｂ）に示すように、Ｓｉ基板１の表面をオーバーエッチングして凹部を形成するようにしてもよい。
次に、図１（Ｃ）及び図３（Ａ）の拡大断面図で示すように、Ｓｉ基板１の上方全面にＳｉ層３１を形成する。Ｓｉ層３１は例えばエピタキシャル成長法で同時に形成する。エピタキシャル成長法によって、単結晶のＳｉ層３１上及び支持体穴２１の底面及び内壁ではＳｉ層３１は単結晶構造を有するように形成され、ＬＯＣＯＳ膜３上では多結晶構造（又は、アモルファス構造）を有するように形成される。

次に、図２（Ａ）に示すように、支持体穴２１を埋め込むようにして、Ｓｉ基板１の上方全面に支持体膜３３を形成する。この支持体膜３３は例えばシリコン酸化（ＳｉＯ_２）膜であり、ＣＶＤなどの方法により形成する。
次に、フォトリソグラフィー技術及びエッチング技術を用いて、支持体膜３３、Ｓｉ層３１、薄いＳｉ層１５（図３（Ａ）参照。）、ＳｉＧｅ層１３及びＳｉ−ｂｕｆｆｅｒ層１１をパターニングする。これにより、図２（Ｂ）に示すように、支持体４１を完成させると共に、Ｓｉ基板１の表面を露出させる溝を形成する。図４（Ｂ）に示すように、この溝４３の平面視での形状は、例えばＳＯＩ領域２３と、支持体穴２１の少なくとも一部領域とを外側から囲むような形状である。なお、溝４３を形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１の表面をオーバーエッチングして凹部を形成するようにしてもよい。

次に、図２（Ｂ）において、紙面の手前側及び奥側にある溝４３を介してＳｉＧｅ層１３をその側面の側からエッチングすることにより除去する。これにより、図３（Ｂ）の拡大断面図で示すように、Ｓｉ−ｂｕｆｆｅｒ層１１とＳｉ層３１との間に空洞部５１を形成する。このＳｉＧｅ層１３のエッチング工程では、エッチャントとして例えばフッ硝酸を用いる。フッ硝酸を用いたウェットエッチングでは、シリコン（Ｓｉ）よりもシリコンゲルマニウム（ＳｉＧｅ）の方がエッチングされ易い。従って、Ｓｉ基板１や、Ｓｉ−ｂｕｆｆｅｒ層１１、Ｓｉ層１５、３１のオーバーエッチングを抑制しつつ、ＳｉＧｅ層１３を除去することが可能となる。

なお、図２（Ｂ）に示したように、Ｓｉ基板１上には支持体４１が設けられているので、ＳｉＧｅ層１３が除去された場合においても、Ｓｉ層３１をＳｉ基板１上で支持することが可能である。
次に、図２（Ｃ）に示すように、Ｓｉ基板１を熱酸化して、Ｓｉ層３１下の空洞部内にＳｉＯ_２膜５３を形成する。図３（Ｃ）の拡大図で示すように、この熱酸化では空洞部の上面と下面とでそれぞれ熱酸化が進み、空洞部上側のＳｉ層１５、３１はＳｉＯ_２膜５３ａに、空洞部５１下側のＳｉ−ｂｕｆｆｅｒ層１１はＳｉＯ_２膜５３ｂにそれぞれ変わる（図２（Ａ）では、作図の都合からＳｉＯ_２膜５３ａ、５３ｂをまとめてＳｉＯ_２膜５３として示している。このＳｉＯ_２膜５３がＳＯＩ構造のＢＯＸ層である。）。

なお、本実施の形態では、例えば、ＳｉＯ_２膜５３ａとＳｉＯ_２膜５３ｂとを合わせて５０ｎｍの厚さに形成する場合を例として説明する。ここで、熱酸化によってＳｉをＳｉＯ_２に変化させる場合、その体積はほぼ２倍に増える。つまり、ＳｉＯ_２膜を５０ｎｍの厚さに形成するためにＳｉを２５ｎｍ酸化する必要がある。図３（Ｂ）及び（Ｃ）に示すように、空洞部５１の上面と下面とでそれぞれ熱酸化が進むことから、ＳｉＯ_２膜５３ａとＳｉＯ_２膜５３ｂの厚さはそれぞれ２５ｎｍであり、空洞部５１の上側のＳｉが１２．５ｎｍ、空洞部５１の下側のＳｉが１２．５ｎｍずつそれぞれ消費されることとなる。

本実施の形態では、このようなＳｉの消費量を見込んで、Ｓｉ層１５の厚さを上述したように例えば５ｎｍの厚さに形成しているので、Ｓｉ層１５を全てＳｉＯ_２膜５３ａに変えることができ、Ｓｉ膜１５とＳｉ膜３１との界面をＳｉＯ_２膜５３ａ中に取り込むことができる。
次に、図２（Ｃ）において、ＣＶＤなどの方法によってＳｉ基板１上の全面に絶縁膜６１を成膜して、支持体穴２１（図４（Ａ）参照。）や、溝４３（図４（Ｂ）参照。）を埋め込む。この絶縁膜６１の形成によって、ＳｉＯ_２膜５３による空洞部５１の埋め込みも補完される。なお、ＣＶＤなどの方法により成膜される絶縁膜６１の材質としては、例えば、ＳｉＯ_２膜の他、シリコン窒化（Ｓｉ_３Ｎ_４）膜などを用いるようにしてもよい。

次に、Ｓｉ基板１上の全面を覆う絶縁膜６１を例えばＣＭＰにより平坦化する。このとき、ＬＯＣＯＳ膜３上に残された多結晶構造のＳｉ層（即ち、Ｐｏｌｙ−Ｓｉ層）３１を平坦化プロセスのストッパー層として使用することも可能である。そして、Ｓｉ基板１に例えばウェットエッチングを施してＳｉ層３１上から絶縁膜６１を取り除く。絶縁膜６１が例えばＳｉＯ_２膜の場合には、ウェットエッチングのエッチャントには例えば希フッ酸を使用する。これにより、図２（Ｃ）に示すように、Ｓｉ層３１の表面を露出させる。

ところで、上記のＣＭＰによる平坦化及びウェットエッチングでは、ディッシングやオーバーエッチングによって支持体穴内に残されている支持体４１が過剰に取り除かれてしまうことがある。しかしながら、図２（Ｃ）に示すように、ＳｉＯ_２膜５３の支持体穴に面した側面５４は単結晶のＳｉ層３１で覆われているので、たとえ支持体４１が過剰に取り除かれたとしても、ＳｉＯ_２膜５３の側面５４をＳｉ層３１で保護することができる。

図２（Ｃ）に示すように、Ｓｉ層３１の表面を露出させた後で、当該Ｓｉ層３１の表面を熱酸化してゲート絶縁膜（図示せず）を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜が形成されたＳｉ層３１上に例えばＰｏｌｙ−Ｓｉ層を形成する。さらに、フォトリソグラフィー技術及びエッチング技術を用いてＰｏｌｙ−Ｓｉ層をパターニングすることにより、Ｓｉ層３１上にゲート電極７１を形成する。

次に、ゲート電極７１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層３１内にイオン注入することにより、ゲート電極７１の両側のＳｉ層３１に低濃度不純物導入層からなるＬＤＤ層を形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成されたＳｉ層３１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極７１の側壁にサイドウォール（図示せず）を形成する。さらに、ゲート電極７１及びサイドウォールをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層３１内にイオン注入する。そして、Ｓｉ基板１に熱処理を施して、上記Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層３１内で拡散させることによって、サイドウォール側方のＳｉ層３１に高濃度不純物導入層からなるソース層及びドレイン層（図示せず）を形成する。これにより、ＳＯＩ構造を有するトランジスタ（即ち、ＳＯＩトランジスタ）を完成させる。

このように、本発明の第１実施形態によれば、ＳｉＯ_２膜５３の支持体穴２１に面した側面５４をＳｉ層３１で覆うことができるので、支持体（ＳｉＯ_２膜）４１が過剰にエッチングされた場合でも、上記側面５４をＳｉ層３１で保護することができ、その露出を防止することができる。これにより、ＳｉＯ_２膜５３ａとＳｉＯ_２膜５３ｂとの界面への、希フッ酸等の染み込みを防ぐことができるので、Ｓｉ層３１のＳｉ基板１上からの剥がれを防止することができる。

また、この第１実施形態では、ＳｉＯ_２膜５３を形成する際の熱酸化によって、Ｓｉ層１５が全て消費されるようにその厚さを予め調整している。このような構成であれば、Ｓｉ層１５は全てＳｉＯ_２膜５３ａとなり、Ｓｉ層３１とＳｉ層１５との界面が残ることを防ぐことができる。従って、Ｓｉ層３１にトランジスタ等の素子を形成した場合でも、Ｓｉ層３１とＳｉ層１５との界面を原因とするようなリーク電流の発生を防止することができる。

（２）第２実施形態
図５（Ａ）及び（Ｂ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。図５（Ａ）及び（Ｂ）において、第１実施形態で説明した図１（Ａ）〜図２（Ｃ）と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。この第２実施形態では、支持体穴２１を形成する工程までは第１実施形態と同じである。

図５（Ａ）に示すように、レジストパターン８１をマスクにＳｉ基板１に支持体穴２１を形成した後で、このレジストパターン８１をマスクにＳｉ基板１に不純物をイオン注入する。ここで注入する不純物は、Ｓｉ基板１と反対導電型の不純物である。例えば、Ｓｉ基板１がｐ型の場合は、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型不純物をイオン注入する。また、Ｓｉ基板１がｎ型の場合は、ボロン（Ｂ）等のｐ型不純物をイオン注入する。その後、例えばアッシング処理等により、Ｓｉ基板１上からレジストパターン８１を取り除く。これ以降の工程は第１実施形態と同じである。

第１実施形態では、ソース層及びドレイン層を形成するためにＳｉ基板１に熱処理を施していたが、この第２実施形態では例えばこの熱処理によって、支持体穴２１底面のＳｉ基板１に注入された不純物がＳｉ基板１内に拡散する。そして、図５（Ｂ）に示すように、支持体穴２１底面のＳｉ基板１にｎ型層８３が形成される。
このような構成であれば、Ｓｉ層３１に逆バイアスを印加した際に、Ｓｉ基板１とＳｉ層３１との界面に空乏層が形成されないようにすることができるので、当該界面を原因とするようなリーク電流の発生を防止することができる。

即ち、Ｓｉ層３１にｎＭＯＳトランジスタを形成した場合を例として説明する。このような場合、通常は、ｎＭＯＳトランジスタのドレイン層に正の電圧（即ち、逆バイアス）を印加する。このとき、ｎ型層８３が形成されていないと、逆バイアスに依存した空乏層が支持体穴の底面付近でＳｉ層３１とＳｉ基板（ｐ−Ｓｕｂ）１とに跨る形で形成される。

ここで、支持体穴２１の底面にはドライエッチングによるダメージが残っていたり、自然酸化膜が形成されたりしている。従って、たとえＳｉ層３１を形成する直前に入念な洗浄処理を施したとしても、Ｓｉ層３１とＳｉ基板１との界面には意図しない結晶欠陥や不純物が残留していることが多い。そのため、支持体穴２１の底面付近でＳｉ層３１とＳｉ基板１との界面に跨る形で空乏層が形成されると、当該界面が原因となってリーク電流が発生してしまう可能性がある。

これに対して、第２実施形態では、支持体穴２１の底面から下のＳｉ基板１にｎ型層８３を形成している。従って、逆バイアスに依存した空乏層の形成位置をＳｉ基板１のより内側へシフトすることができ、空乏層がＳｉ層３１とＳｉ基板１との界面に跨って形成されないようにすることができる。つまり、空乏層は、Ｓｉ層３１とＳｉ基板１との界面ではなく、ｎ型層とＳｉ基板１との界面に跨がるように形成されることとなる。従って、Ｓｉ層３１とＳｉ基板１との界面を原因とするようなリーク電流の発生を防止することができる。

（３）第３実施形態
図６（Ａ）及び（Ｂ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。図６（Ａ）及び（Ｂ）において、第１実施形態で説明した図１（Ａ）〜図２（Ｃ）と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。この第３実施形態では、ゲート電極を形成する工程までは第１実施形態と同じである。

この第３実施形態では、図６（Ａ）に示すように、Ｓｉ層３１にトランジスタを完成させた後で、Ｓｉ層３１を選択的にエッチングして溝部９１を形成する。この溝部９１の形成によって、ソース層又はドレイン層が形成されているＳｉ層３１と、支持体穴の内壁及び底面付近に残されているＳｉ層３１とを切り離す。その後、図６（Ｂ）に示すように、Ｓｉ基板１の上方全面に層間絶縁膜９３を形成して溝部９１を埋め込む。

このような構成であれば、トランジスタのソース層又はドレイン層が形成されているＳｉ層３１は、ＳｉＯ_２膜５３や絶縁膜６１、溝９１を埋め込んでいる層間絶縁膜９３によって周囲から完全に素子分離される。従って、第２実施形態のように、支持体穴底面のＳｉ基板１にｎ型層を形成しなくても、Ｓｉ層３１とＳｉ基板１との界面を原因とするようなリーク電流の発生を防止することができる。

上記の第１〜第３実施形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層１３が本発明の「第１半導体層」に対応している。また、Ｓｉ層１５が本発明の「第１シリコン層」に対応し、Ｓｉ層３１が本発明の「第２半導体層」及び「第２シリコン層」に対応している。さらに、支持体穴２１が本発明の「第１溝」に対応し、溝４３が本発明の「第２溝」に対応している。また、ＳｉＯ_２膜５３が本発明の「絶縁層」に対応し、ｎ型層８３が本発明の「不純物拡散層」に対応している。さらに、ｐ型が本発明の「第１導電型」に対応し、ｎ型が本発明の「第２導電型」に対応している。

なお、上記の第１〜第３実施形態では、本発明の「第１半導体層」がＳｉＧｅ層で、「第２半導体層」がＳｉ層の場合について説明したが、第１半導体層及び第２半導体層の材質はこれに限られることはなく、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。
また、上記の第１〜第３実施形態では、本発明の「第１導電型」がｐ型で、「第２導電型」がｎ型の場合について説明したが、第１導電型及び第２導電型はこれに限られることはなく、例えば、第１導電型がｎ型であり、第２導電型がｐ型であっても良い。

第１実施形態に係る半導体装置の製造方法を示す断面図（その１）。 第１実施形態に係る半導体装置の製造方法を示す断面図（その２）。 第１実施形態に係る半導体装置の製造方法を示す拡大断面図。 支持体穴２１と溝４３の平面形状の一例を示す概念図。 第２実施形態に係る半導体装置の製造方法を示す断面図。 第３実施形態に係る半導体装置の製造方法を示す断面図。 従来例の問題点を示す図。

符号の説明

１ Ｓｉ基板、３ ＬＯＣＯＳ膜、１１ Ｓｉ−ｂｕｆｆｅｒ層、１３ ＳｉＧｅ層、１５、３１ Ｓｉ層、２１ 支持体穴、２３ ＳＯＩ領域、３３ 支持体膜、４１ 支持体、５１ 空洞部、５３、５３ａ、５３ｂ ＳｉＯ_２膜、５４ 側面、６１ 絶縁膜、７１ ゲート電極、８１ レジストパターン、８３ ｎ型層

Claims (7)

1. 半導体基板上に第１半導体層を形成する工程と、
   前記第１半導体層を選択的にエッチングして前記半導体基板を露出させる第１溝を形成する工程と、
   前記第１半導体層上と前記第１溝の少なくとも内壁とに第２半導体層を形成する工程と、
   前記第２半導体層を支持する支持体を前記第１溝内に形成する工程と、
   前記第２半導体層及び前記第１半導体層を順次、選択的にエッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、
   前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
   前記空洞部内に絶縁層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
2. 半導体基板上に第１半導体層を形成する工程と、
   前記第１半導体層を選択的にエッチングして前記半導体基板を露出させる第１溝を形成する工程と、
   前記第１溝が形成された前記半導体基板上の全面に第２半導体層を形成する工程と、
   前記第１溝が埋め込まれ且つ前記第２半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、
   前記支持体膜を選択的にエッチングして、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
   前記支持体下から露出した前記第２半導体層と前記第１半導体層と順次エッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、
   前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
   前記空洞部内に絶縁層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
3. シリコン基板上にシリコンゲルマニウム層と第１シリコン層とを連続して形成する工程と、
   前記第１シリコン層及び前記シリコンゲルマニウム層を選択的にエッチングして前記シリコン基板を露出させる第１溝を形成する工程と、
   前記第１溝が形成された前記シリコン基板上の全面に第２シリコン層を形成する工程と、
   前記第１溝が埋め込まれ且つ前記第２シリコン層が覆われるようにして前記シリコン基板上の全面に支持体膜を形成する工程と、
   前記支持体膜を選択的にエッチングして、前記第２シリコン層を前記シリコン基板上で支持する支持体を形成する工程と、
   前記支持体下から露出した前記第２シリコン層、前記第１シリコン層及び前記シリコンゲルマニウム層を順次エッチングして、前記シリコンゲルマニウム層の側面を露出させる第２溝を形成する工程と、
   シリコンよりもシリコンゲルマニウムの方がエッチングされ易いエッチング条件で、前記第２溝を介して前記シリコンゲルマニウム層をエッチングすることによって、前記シリコン基板と前記第２シリコン層との間に空洞部を形成する工程と、
   前記空洞部内に絶縁層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
4. シリコン基板上にシリコンバッファ層と、シリコンゲルマニウム層及び第１シリコン層を連続して形成する工程と、
   前記第１シリコン層、前記シリコンゲルマニウム層及びシリコンバッファ層を選択的にエッチングして前記シリコン基板を露出させる第１溝を形成する工程と、
   前記第１溝が形成された前記シリコン基板上の全面に第２シリコン層を形成する工程と、
   前記第１溝が埋め込まれ且つ前記第２シリコン層が覆われるようにして前記シリコン基板上の全面に支持体膜を形成する工程と、
   前記支持体膜を選択的にエッチングして、前記第２シリコン層を前記シリコン基板上で支持する支持体を形成する工程と、
   前記支持体下から露出した前記第２シリコン層、前記第１シリコン層及び前記シリコンゲルマニウム層を順次エッチングして、前記シリコンゲルマニウム層の側面を露出させる第２溝を形成する工程と、
   シリコンよりもシリコンゲルマニウムの方がエッチングされ易いエッチング条件で、前記第２溝を介して前記シリコンゲルマニウム層をエッチングすることによって、前記シリコンバッファ層と前記第１シリコン層との間に空洞部を形成する工程と、
   前記空洞部内に絶縁層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
5. 前記絶縁層を形成する工程では、
   前記空洞部の内側に面した前記第１シリコン層を熱酸化することによって、当該空洞部内に前記絶縁膜としてシリコン酸化膜を形成し、
   前記第１シリコン層を形成する工程では、
   前記空洞部の内側に面した前記第１シリコン層が前記熱酸化によって全て前記シリコン酸化膜となるように当該第１シリコン層の厚さを調整する、ことを特徴とする請求項３又は請求項４に記載の半導体装置の製造方法。
6. 前記半導体基板の導電型を第１導電型としたとき、
   第２導電型の不純物を前記第１溝の底面にイオン注入して、当該底面から下の前記半導体基板に第２導電型の不純物拡散層を形成する工程、を含むことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
7. 前記絶縁層上の前記第２半導体層を選択的にエッチングして、前記絶縁層上の所定領域の前記第２半導体層と前記第１溝内にある前記第２半導体層とを分離する工程と、を含むことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。

Images