JP2008186827A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】バックゲート電極を有するSOI構造と、通常のSOI構造とを同一の半導体基板に形成可能な半導体装置の製造方法を提供する。
【解決手段】バックゲート領域のSi基板1上に厚膜のSiGe層を形成すると共に、通常領域のSi基板1上に薄膜のSiGe層を形成する工程と、厚膜及び薄膜のSiGe層上にSi層15を形成する工程と、SiGe層を除去して、バックゲート領域のSi基板1とSi層15との間、及び、通常領域のSi基板1とSi層15との間に内部の高さが異なる空洞部23、24をそれぞれ形成する工程と、空洞部23、24内にそれぞれSiO2膜25を形成して、バックゲート領域ではSiO2膜25a及び25bによって上下を挟んだ状態で空洞部23を残し、通常領域では隙間が残らないように空洞部24を埋め込む工程と、バックゲート領域に残された空洞部23内にpoly−Si層を埋め込む工程と、を含む。
【選択図】図13

Description

本発明は、半導体装置の製造方法に関し、特に、バックゲート電極を有するSOI構造と、通常のSOI構造とを同一基板に形成可能な技術に関する。
この種の従来技術としては、例えば非特許文献1に開示されたものがある。この非特許文献1に開示された方法はSBSI法と呼ばれ、バルク基板上に部分的にSOI構造を形成する方法である。SBSI法では、Si基板上にSi/SiGe層を成膜し、SiとSiGeとのエッチングレートの違いを利用してSiGe層のみを選択的に除去することにより、Si基板とSi層との間に空洞部を形成する。そして、空洞部内の上下にそれぞれ露出したSi層及びSi基板の各表面を熱酸化することにより、Si基板とSi層との間にSiO2膜(即ち、BOX層)を形成する。
また、このSBSI法を応用してバックゲート構造を形成する技術も検討されている。即ち、Si基板上に第1のSiGe層、第1のSi層、第2のSiGe層及び第2のSi層を順次積層し、これら各層の中からSiGe層のみを選択的にエッチングして除去する。ここで、SiGe層及びSi層はそれぞれ単結晶層である。次に、空洞部内で露出したSi層及びSi基板の各表面を熱酸化してSiO2膜を形成する。これにより、Si基板と第1のSi層との間、及び、第1、第2のSi層の間がそれぞれSiO2膜で絶縁されるので、第2のSi層をSOI層、第1のSi層をバックゲート電極としてそれぞれ用いることが可能である。
バックゲート構造を備えたSOI素子(即ち、SOI層に形成されたトランジスタ)においては、バックゲートバイアスにより、閾値電圧を制御し、待機時の消費電力の低減と動作速度の確保を両立することが可能となり、特に、待機時の消費電力の低減が要求される回路部に用いることが有効である。一方、通常のSOI素子は、バックゲート構造に起因した寄生容量が少ない分、高速動作に適しており、待機時の消費電力よりも高速動作が要求される回路部に用いることが有効である。この様な機能の異なる素子が同一基板上に混載されることは、システム上、望ましいことである。
T.Sakai et al."Separation by BondingSi Islands(SBSI) for LSI Application",Second International SiGe Technology and Device Meeting,Meeting Abstract,pp.230−231,May(2004)
ところで、バックゲート電極を有するSOI構造と、バックゲート電極を持たない通常のSOI構造とを同一基板に形成する場合には、例えば、貼り合わせ法により、Si基板上に酸化膜を介して形成されたバックゲート電極とバックゲート電極上に形成された酸化膜を有する基体と、水素イオンが注入されたSi基板を貼り合わせ、スマートカット法等で、バックゲート電極を有するSOI構造と、バックゲート電極を持たないSOI構造を同一基板上に形成することは原理的には可能であるが、バックゲート電極とSOI層に形成されるトランジスタの間に合わせズレを生じる他、SOI基板の製造工程を自社内に所有する必要性がある等の課題があった。
そこで、この発明はこのような事情に鑑みてなされたものであって、バックゲート電極を有するSOI構造と、通常のSOI構造とを同一の半導体基板にセルフアラインでかつ通常の半導体プロセスで形成可能な半導体装置の製造方法の提供を目的とする。
〔発明1、2〕 上述した課題を解決するために、発明1の半導体装置の製造方法は、一方の領域の半導体基板上に厚膜の第1半導体層を形成すると共に、他方の領域の前記半導体基板上に薄膜の第1半導体層を形成する工程と、一方及び他方の領域にそれぞれ形成された膜厚の異なる前記第1半導体層上に第2半導体層を形成する工程と、前記第1半導体層を除去して、一方の領域の前記半導体基板と前記第2半導体層との間、及び、他方の領域の前記半導体基板と前記第2半導体層との間に内部の高さがそれぞれ異なる空洞部を形成する工程と、一方及び他方の領域に形成された前記空洞部内にそれぞれ絶縁層を形成して、一方の領域では前記絶縁層によって上下を挟んだ状態で前記空洞部を残し、他方の領域では隙間が残らないように前記空洞部を埋め込む工程と、一方の領域に残された前記空洞部内に電極材料を埋め込む工程と、を含むことを特徴とするものである。
発明2の半導体装置の製造方法は、発明1の半導体装置の製造方法において、前記空洞部を形成する工程は、前記第2半導体層と前記第1半導体層とを部分的にエッチングして、前記第2半導体層と前記第1半導体層とを貫く第1溝を形成する工程と、前記第2半導体層を支持する支持体を少なくとも前記第1溝内に形成する工程と、前記第2半導体層と前記第1半導体層とを部分的にエッチングして、前記第1半導体層の側面を露出させる第2溝を形成する工程と、前記第2半導体層よりも前記第1半導体層の方がエッチングされ易いエッチング条件で、前記第2溝を介して前記第1半導体層をエッチングすることによって、一方の領域の前記半導体基板と前記第2半導体層との間、及び、他方の領域の前記半導体基板と前記第2半導体層との間に内部の高さがそれぞれ異なる前記空洞部を形成する工程と、を含むことを特徴とするものである。
発明1、2の半導体装置の製造方法によれば、絶縁層、電極材料、絶縁層及び第2半導体層が積層された構造と、絶縁層及び第2半導体層が積層された構造とを同一の半導体基板に形成することができる。例えば、電極材料をバックゲート電極として使用する場合には、従来の方法では形成困難であったバックゲート電極を有するSOI構造と、バックゲート電極を持たない通常のSOI構造とを同一基板上にセルフアラインで形成することが可能となる。
〔発明3〕 発明3の半導体装置の製造方法は、発明1又は発明2の半導体装置の製造方法において、前記第1半導体層を形成する工程は、一方の領域の前記半導体基板をエッチングして凹部を形成する工程と、一方の領域だけに第1半導体層Aを形成して前記凹部を埋め込む工程と、一方及び他方の領域の前記半導体基板上に第1半導体層Bを形成する工程と、を含み、厚膜の前記第1半導体層は前記第1半導体層A及び前記第1半導体層Bからなり、薄膜の前記第1半導体は前記第1半導体Bからなることを特徴とするものである。
このような方法によれば、凹部の深さと第1半導体層Aの膜厚とを同じ値に揃えることで、一方の領域に形成される第1半導体層Aの表面と他方の領域の半導体基板表面とを断面視で同じ高さにすることができる。これにより、厚膜の第1半導体層と、薄膜の第1半導体層とを段差少なく形成することができるので、半導体装置の平坦性向上に寄与することができる。
〔発明4〕 発明4の半導体装置の製造方法は、発明1から発明3の何れか一の半導体装置の製造方法において、前記絶縁層を形成する工程では、前記空洞部に面した前記半導体基板の上面及び前記第2半導体層の下面を熱酸化することによって当該絶縁層を形成することを特徴とするものである。このような方法によれば、空洞部内での絶縁層の形成が容易である。
〔発明5〜8〕 発明5の半導体装置の製造方法は、発明1から発明4の何れか一の半導体装置の製造方法において、前記第1半導体層はシリコンゲルマニウム(SiGe)であり、前記第2半導体層はシリコン(Si)であることを特徴とするものである。
発明6の半導体装置の製造方法は、発明1から発明5の何れか一の半導体装置の製造方法において、前記電極材料は、不純物を含むポリシリコン(poly−Si)であることを特徴とするものである。
発明7の半導体装置の製造方法は、発明1から発明5の何れか一の半導体装置の製造方法において、前記電極材料は、金属、又は金属シリサイド又は金属の窒化物であることを特徴とするものである。
発明8の半導体装置の製造方法は、発明1から発明7の何れか一の半導体装置の製造方法において、前記電極材料をCVD法で形成することを特徴とするものである。
以下、図面を参照しながら、本発明に係る半導体装置及びその製造方法について説明する。
図1(a)〜図18(a)は、本発明の実施の形態に係る半導体装置の製造方法を示す平面図、図1(b)〜図18(b)は、図1(a)〜図18(a)をA1−A´1〜A18−A´18線でそれぞれ切断したときの断面図、図1(c)〜図18(c)は、図1(a)〜図18(a)をB1−B´1〜B18−B´18線でそれぞれ切断したときの断面図、図1(d)〜図18(d)は、図1(a)〜図18(a)をC1−C´1〜C18−C´18線でそれぞれ切断したときの断面図である。なお、図18(a)では、図面の複雑化を回避するために層間絶縁膜の記入を省略している。
図1(a)及び(b)に示すように、シリコン(Si)基板1には、バックゲート電極を有するSOI構造を形成する領域(以下、バックゲート領域という。)と、バックゲート電極を持たない通常のSOI構造を形成する領域(以下、通常領域という。)とが用意されている。まず始めに、Si基板1の上方全面にシリコン窒化(SiN)膜3を形成する。次に、SiN膜3を部分的にエッチングして、図1(a)〜(d)に示すように、通常領域のSi基板1上にのみSiN膜3を残し、バックゲート領域のSi基板1上からはSiN膜3を取り除く。SiN膜3の形成は例えばCVD法で行い、その部分的エッチングは例えばフォトリソグラフィー及びドライエッチング技術で行う。
次に、図2(a)〜(d)に示すように、SiN膜3をマスクに、バックゲート領域のSi基板1をエッチングして凹部5を形成する。Si基板1のエッチングは例えばドライエッチングで行い、そのエッチング量(即ち、凹部の深さ)は例えば50〜70[nm]とする。バックゲート領域に凹部5を形成した後は、例えば熱リン酸溶液を用いてSiN膜3をエッチングし除去する。
次に、図3(a)〜(d)に示すように、Si基板1の上方全面にシリコン酸化(SiO2)膜7を形成し、その上にSiN膜(図示せず)を形成する。SiO2膜7の形成は例えば熱酸化又はCVD法で行う。また、図示しないSiN膜の形成は例えばCVD法で行う。次に、通常領域から、通常領域とバルク領域との間にある段差領域までを覆うレジストパターンをSiN膜上に形成する。そして、このレジストパターンをマスクにSiN膜をエッチングして除去する。このSiN膜のエッチングは、SiO2膜7をエッチングストッパーとした異方性のドライエッチングで行う。その後、レジストパターンを例えばアッシングして除去する。このようにして、図4(a)〜(d)に示すように、通常領域から段差領域にかけてのSi基板1上にのみSiN膜9を残し、バックゲート領域のSi基板1上からはSiN膜9を取り除く。次に、例えばHF溶液を用いて、SiN膜9下から露出しているSiO2膜7をウェットエッチングして除去し、図5(a)〜(d)に示すように、バックゲート領域のSi基板1表面を露出させる。
次に、図6(a)〜(d)に示すように、SiN膜9下から露出しているSi基板1上にのみ単結晶のシリコンゲルマニウム(SiGe)層11を形成する。SiGe層11の厚さは例えば50〜70[nm]であり、その形成は選択エピタキシャル成長法で行う。図6(a)〜(d)に示すように、SiN膜9下から露出しているSi基板1上、即ち、バックゲート領域のSi基板1上にSiGe層11を形成した後は、SiN膜9とその下のSiO2膜7とをエッチングして除去する。SiN膜9のエッチングは例えば熱リン酸溶液を用いたウェットエッチングで行う。また、SiO2膜7のエッチングは例えばHF溶液を用いたウェットエッチングで行う。これにより、通常領域のSi基板1表面が露出する。
次に、図7(a)〜(d)に示すように、バックゲート領域及び通常領域を含むSi基板1の上方全面に単結晶のSiGe層13を形成する。これにより、バックゲート領域ではSiGe層11上にSiGe層13が積層され、通常領域ではSi基板1上にSiGe層13が直接形成された形となる。SiGe層13の厚さは例えば20〜30[nm]であり、その形成は(全面)エピタキシャル成長法で行う。ここで、本実施の形態では、凹部5の深さとSiGe層11の膜厚とを同じ値に揃えているので、バックゲート領域のSiGe層11表面と、通常領域のSi基板1表面とを断面視で同じ高さにすることができる。これにより、バックゲート領域と通常領域との間でSiGe層13を段差少なく形成することができ、半導体装置の平坦性向上に寄与することができる。
なお、通常領域とバルク領域との間にある段差領域では、バックゲート領域に形成されたSiGe層11の側面にSiGe層13が横方向に成長すると共に、Si基板1表面から上方向にSiGe層13が成長することになるが、図7(a)〜(d)では図面の複雑化を回避するためにその部分の記載を省略している。
次に、図8(a)〜(d)に示すように、SiGe層13上に単結晶のSi層15を積層する。Si層15は例えば(全面)エピタキシャル成長法で形成する。そして、Si層15を熱酸化してその表面にSiO2膜17を形成する。さらに、CVD法により、SiO2膜17上の全面にSiN膜19を形成する。このSiN膜19は、Si層15の酸化を防止するための酸化防止膜として機能すると共に、後の工程でCMP(化学的機械研磨)を行う際のストッパー層としても機能する。なお、SiO2膜17の形成方法は熱酸化に限られることはなく、例えばCVD法で形成しても良い。
次に、図9(a)〜(d)に示すように、フォトリソグラフィー及びエッチング技術によって、素子分離領域(即ち、SOI構造を形成しない領域)と平面視で重なる領域のSiN膜19、SiO2膜17、Si層15及びSiGe層(即ち、バックゲート領域ではSiGe層13、11、通常領域ではSiGe層13)を部分的に順次エッチングする。これにより、Si層15とSiGe層13、11とを貫いてSi基板1を底面とする支持体穴hを形成する。なお、支持体穴hを形成するエッチング工程では、Si基板1の表面でエッチングを止めるようにしてもよいし、図9(b)に示すようにSi基板1をオーバーエッチングして凹部を形成するようにしてもよい。
次に、図10(a)〜(d)に示すように、支持体穴hを埋め込むようにしてSi基板1上の全面に支持体膜21を形成する。支持体膜21は例えばSiO2膜であり、その形成は例えばCVD法で行う。次に、図11(a)〜(d)に示すように、フォトリソグラフィー及びエッチング技術によって、素子分離領域と平面視で重なる領域の支持体膜21、SiN膜19、SiO2膜17、Si層15、SiGe層(即ち、バックゲート領域ではSiGe層13、11、通常領域ではSiGe層13)を部分的に順次エッチングする。これにより、支持体膜21、SiN膜19及びSiO2膜17からなる支持体22を形成すると共に、Si基板1を底面としSi層15及びSiGe層13、11の各側面を露出させる溝Hを形成する。ここで、溝Hは、後の工程でSiGe層13、11をエッチングする際に、エッチング液の導入口として使うものである。
なお、溝Hを形成するエッチング工程では、図11(c)及び(d)に示すようにSi基板1の表面でエッチングを止めるようにしてもよいし、Si基板1をオーバーエッチングして凹部を形成するようにしてもよい。また、図11(a)において、支持体穴h及び溝Hによって平面視で囲まれた領域が、素子領域(即ち、SOI構造を形成する領域)である。
次に、溝Hを介して例えばフッ硝酸溶液をSi層15及びSiGe層13、11のそれぞれの側面に接触させて、SiGe層13、11を選択的にエッチングして除去する。これにより、図12(a)〜(d)に示すように、バックゲート領域のSi基板1とSi層15との間に空洞部23を形成すると共に、通常領域のSi基板1とSi層15との間に空洞部24を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Siと比べてSiGeのエッチングレートが大きい(即ち、Siに対するエッチングの選択比が大きい)ので、Si層15を残しつつSiGe層だけをエッチングして除去することが可能である。空洞部23、24の形成途中から、Si層15はその上面と側面とが支持体22によって支えられることとなる。
なお、この実施の形態では、図11(a)〜(d)に示したように、バックゲート領域にSiGe層13、11が、通常領域にSiGe層13がそれぞれ形成されており、溝Hを介したウェットエッチング工程ではこれらSiGe層が全て除去される。そのため、バックゲート領域に形成される空洞部23と、通常領域に形成される空洞部24はそれぞれ内部の高さが異なる。図12(b)〜(d)に示すように、空洞部24よりも空洞部23の方が内部高さ(隙間量)が大きい。
次に、Si基板1を希フッ酸(HF)溶液で洗浄処理する。そして、Si基板1を酸素(O2)等の酸化雰囲気中に配置して熱処理を施す。これにより、図13(a)〜(d)に示すように、Si層15及びSi基板1の各表面においてSiの表面酸化をそれぞれ進行させ、SiO2膜25を形成する。
ここで、本実施の形態では、バックゲート領域の空洞部23が完全に埋まらないように、且つ通常領域の空洞部を完全に埋めるように熱酸化を行う。即ち、バックゲート領域ではSi基板1の上面にSiO2膜25aを形成すると同時に、Si層15の下面にSiO2膜25bを形成し、これらSiO2膜25a、25bによって上下を挟んだ状態で空洞部23を残す。また、通常領域ではSiO2膜25を形成して、空洞部を隙間無く埋め込む。このような熱酸化の処理条件は、熱酸化前の空洞部23、24内の高さ(即ち、SiGe層の厚さ)によって異なってくるので、半導体装置を製造する前に実験又はシミュレーションを行って、最適な熱処理温度、熱処理時間、ガス種及びガス流量等を求めておくことが好ましい。
次に、図14(a)〜(d)に示すように、リン又はボロン等の導電型不純物を含むポリシリコン(poly−Si)層31をSi基板1の上方全体に形成し、このpoly−Si層31でバックゲート領域の空洞部を完全に埋め込む。上述したように、バックゲート領域の空洞部内には既にSiO2膜25a、25bが形成されているので、poly−Si層31はSiO2膜25a、25bによって上下から挟まれた状態で形成される。poly−Si層31の形成は例えばCVD法で行う。なお、本発明では、始めに、導電型不純物を含むアモルファスシリコン(a−Si)層をSi基板1の上方全体に形成して空洞部を埋め込み、その後の熱処理でa−Si層をポリシリコン化しても良い。又は、不純物を含まないpoly−Siを形成後、トランジスタを形成する工程の前にイオン注入法により、不純物を導入しても良い。又は、poly−Si層31の代わりに、金属、金属シリサイド又は金属の窒化物等を用いて空洞部を埋め込んでも良い。a−Si、金属、金属シリサイド又は金属の窒化物等のいずれの膜も、CVD法で成膜可能である。
次に、図14(a)〜(d)において、poly−Si層31をエッチバックして部分的に除去する。このエッチバック工程では、最初に異方性ドライエッチングを行いその後で等方性ドライエッチングを行う、又は、最初から最後まで等方性ドライエッチングを行う。これにより、図15(a)〜(d)に示すように、バックゲート領域の空洞部内にpoly−Si層31を残しつつ、支持体膜21上及び溝H内からpoly−Si層31を取り除くことができる。
なお、このpoly−Si層31の除去工程では、エッチバックを行う代わりに、poly−Si層31を熱酸化してSiO2膜を形成し、このSiO2膜をHF溶液等でエッチングすることで、poly−Si層31を取り除いても良い。図15(b)〜(d)に示すように、空洞部内に形成されたpoly−Si層31の真上にはSiN膜19が形成されており、SiN膜19には(LOCOS法で使われているように)酸化防止の機能があるので、上記のような熱酸化を行なった場合でも、空洞部内に形成されたpoly−Si層31の酸化を防ぎつつ、溝H内やSiN膜上に形成されたpoly−Si層31だけを酸化することができる。
次に、図16(a)〜(d)に示すように、例えばCVD法で、Si基板1の上方全面に絶縁膜33を形成して溝Hを埋め込む。絶縁膜33は例えばSiO2膜である。そして、Si基板1の上方全面を覆う絶縁膜33と、その下の支持体膜21とを例えばCMPにより平坦化しながら除去する。上述したように、このCMPによる平坦化プロセスでは、SiN膜19がストッパー層として機能する。平坦化プロセスを終了した後は、SiN膜19とSiO2膜17とをウェットエッチングして除去する。SiN膜のエッチングには例えば熱リン酸溶液を使用し、SiO2膜のエッチングには例えば希フッ酸溶液を使用する。これにより、図17(a)〜(d)に示すように、バックゲート領域と通常領域の両方でSi層15の表面が露出する。
次に、図17(a)〜(d)において、バックゲート領域及び通常領域のSi層15表面を熱酸化してゲート絶縁膜を形成する。そして、CVDなどの方法により、ゲート絶縁膜が形成されたSi層15上にpoly−Si層を形成する。さらに、フォトリソグラフィー及びエッチング技術によって、poly−Si層をパターニングする。これにより、図18(a)〜(d)に示すように、バックゲート領域及び通常領域のゲート絶縁膜51上にそれぞれゲート電極53を形成する。尚、ゲート電極材料は、poly−Siに限定するものではない。
次に、ゲート電極53をマスクとして、As、P、Bなどの不純物をSi層にイオン注入して、LDD(lightly doped drain)を形成する。さらに、CVDなどの方法により、LDDが形成されたSi層上に絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極53の側壁にサイドウォール55を形成する。そして、ゲート電極53及びサイドウォール55をマスクとして、As、P、Bなどの不純物をSi層内にイオン注入して、LDDを有するソース57、ドレイン58を形成する。
次に、図18(a)〜(d)に示すように、Si層を部分的にエッチング除去後、CVDなどの方法により、ゲート電極53上に層間絶縁膜61を堆積する。さらに、フォトリソグラフィー及びエッチング技術によって、層間絶縁膜61やSiO2膜25bなどを部分的にエッチングして除去し、ソース57上と、ドレイン58上と、ゲート電極53上と、poly−Si層31上にそれぞれコンタクトホールを形成する。そして、金属膜の成膜及びパターニングを経て、ソースコンタクト電極71及びドレインコンタクト電極73と、ゲートコンタクト電極75と、バックゲートコンタクト電極77とを形成する。
このように、本発明の実施の形態によれば、SiO2膜25a、poly−Si層31、SiO2膜25b及びSi層15が積層されたバックゲート電極を有するSOI構造と、SiO2膜25及びSi層15が積層された通常のSOI構造とを同一のSi基板1に形成することができる。
即ち、従来の方法では困難であったバックゲート電極を有するSOI素子とバックゲート電極を有さない通常のSOI素子とを同一基板上にセルフアラインで、かつ、通常の半導体プロセスで形成することが可能となる。
その結果、バックゲート構造においては、バックゲートバイアスにより、閾値電圧を制御し、待機時の消費電力の低減と動作速度の確保を両立する事が可能となり、特に、待機時の消費電力の低減が要求される回路部に用いることが有効である。一方、通常のSOI素子は、バックゲート構造に起因した寄生容量が少ない分、高速動作に適した素子であり、待機時の消費電力よりも高速動作が要求される回路部に用いることが有効である。このような機能の異なる素子を同一基板上に混載する事が可能となる。
この実施の形態では、バックゲート領域が本発明の「一方の領域」に対応し、通常領域が本発明の「他方の領域」に対応している。また、Si基板1が本発明の「半導体基板」に対応し、バックゲート領域に積層されたSiGe層11、13が本発明の「厚膜の第1半導体層」に対応し、通常領域に形成されたSiGe層13が本発明の「薄膜の第1半導体層」に対応している。さらに、SiGe層11が本発明の「第1半導体層A」に対応し、SiGe層13が本発明の「第1半導体層B」に対応している。また、Si層15が本発明の「第2半導体層」に対応し、SiO2膜25が本発明の「絶縁層」に対応し、poly−Si層31が本発明の「電極材料」に対応している。さらに、支持体穴hが本発明の「第1溝」に対応し、溝Hが本発明の「第2溝」に対応している。
本発明の実施の形態に係る半導体装置の製造方法を示す図(その1)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その2)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その3)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その4)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その5)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その6)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その7)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その8)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その9)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その10)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その11)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その12)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その13)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その14)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その15)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その16)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その17)。 本発明の実施の形態に係る半導体装置の製造方法を示す図(その18)。
符号の説明
1 Si基板、3、9、19 SiN膜、5 凹部、7、17、25、25a、25b SiO2膜、11、13 SiGe層、15 Si層、21 支持体膜、22 支持体、23、24 空洞部、31 poly−Si層、33 絶縁膜、51 ゲート絶縁膜、53 ゲート電極、55 サイドウォール、57 ソース、58 ドレイン、61 層間絶縁膜、71 ソースコンタクト電極、73 ドレインコンタクト電極、75 ゲートコンタクト電極、77 バックゲートコンタクト電極、H 溝、h 支持体穴

Claims (8)

  1. 一方の領域の半導体基板上に厚膜の第1半導体層を形成すると共に、他方の領域の前記半導体基板上に薄膜の第1半導体層を形成する工程と、
    一方及び他方の領域にそれぞれ形成された膜厚の異なる前記第1半導体層上に第2半導体層を形成する工程と、
    前記第1半導体層を除去して、一方の領域の前記半導体基板と前記第2半導体層との間、及び、他方の領域の前記半導体基板と前記第2半導体層との間に内部の高さがそれぞれ異なる空洞部を形成する工程と、
    一方及び他方の領域に形成された前記空洞部内にそれぞれ絶縁層を形成して、一方の領域では前記絶縁層によって上下を挟んだ状態で前記空洞部を残し、他方の領域では隙間が残らないように前記空洞部を埋め込む工程と、
    一方の領域に残された前記空洞部内に電極材料を埋め込む工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記空洞部を形成する工程は、
    前記第2半導体層と前記第1半導体層とを部分的にエッチングして、前記第2半導体層と前記第1半導体層とを貫く第1溝を形成する工程と、
    前記第2半導体層を支持する支持体を少なくとも前記第1溝内に形成する工程と、
    前記第2半導体層と前記第1半導体層とを部分的にエッチングして、前記第1半導体層の側面を露出させる第2溝を形成する工程と、
    前記第2半導体層よりも前記第1半導体層の方がエッチングされ易いエッチング条件で、前記第2溝を介して前記第1半導体層をエッチングすることによって、一方の領域の前記半導体基板と前記第2半導体層との間、及び、他方の領域の前記半導体基板と前記第2半導体層との間に内部の高さがそれぞれ異なる前記空洞部を形成する工程と、を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記第1半導体層を形成する工程は、
    一方の領域の前記半導体基板をエッチングして凹部を形成する工程と、
    一方の領域だけに第1半導体層Aを形成して前記凹部を埋め込む工程と、
    一方及び他方の領域の前記半導体基板上に第1半導体層Bを形成する工程と、を含み、
    厚膜の前記第1半導体層は前記第1半導体層A及び前記第1半導体層Bからなり、
    薄膜の前記第1半導体は前記第1半導体Bからなることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
  4. 前記絶縁層を形成する工程では、
    前記空洞部に面した前記半導体基板の上面及び前記第2半導体層の下面を熱酸化することによって当該絶縁層を形成することを特徴とする請求項1から請求項3の何れか一項に記載の半導体装置の製造方法。
  5. 前記第1半導体層はシリコンゲルマニウム(SiGe)であり、前記第2半導体層はシリコン(Si)であることを特徴とする請求項1から請求項4の何れか一項に記載の半導体装置の製造方法。
  6. 前記電極材料は、不純物を含むポリシリコン(poly−Si)であることを特徴とする請求項1から請求項5の何れか一項に記載の半導体装置の製造方法。
  7. 前記電極材料は、金属、又は金属シリサイド又は金属の窒化物であることを特徴とする請求項1から請求項5の何れか一項に記載の半導体装置の製造方法。
  8. 前記電極材料をCVD法で形成することを特徴とする請求項1から請求項7の何れか一項に記載の半導体装置の製造方法。
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