JP2008186827A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】バックゲート電極を有するＳＯＩ構造と、通常のＳＯＩ構造とを同一の半導体基板に形成可能な半導体装置の製造方法を提供する。
【解決手段】バックゲート領域のＳｉ基板１上に厚膜のＳｉＧｅ層を形成すると共に、通常領域のＳｉ基板１上に薄膜のＳｉＧｅ層を形成する工程と、厚膜及び薄膜のＳｉＧｅ層上にＳｉ層１５を形成する工程と、ＳｉＧｅ層を除去して、バックゲート領域のＳｉ基板１とＳｉ層１５との間、及び、通常領域のＳｉ基板１とＳｉ層１５との間に内部の高さが異なる空洞部２３、２４をそれぞれ形成する工程と、空洞部２３、２４内にそれぞれＳｉＯ2膜２５を形成して、バックゲート領域ではＳｉＯ2膜２５ａ及び２５ｂによって上下を挟んだ状態で空洞部２３を残し、通常領域では隙間が残らないように空洞部２４を埋め込む工程と、バックゲート領域に残された空洞部２３内にｐｏｌｙ−Ｓｉ層を埋め込む工程と、を含む。
【選択図】図１３

Description

本発明は、半導体装置の製造方法に関し、特に、バックゲート電極を有するＳＯＩ構造と、通常のＳＯＩ構造とを同一基板に形成可能な技術に関する。
この種の従来技術としては、例えば非特許文献１に開示されたものがある。この非特許文献１に開示された方法はＳＢＳＩ法と呼ばれ、バルク基板上に部分的にＳＯＩ構造を形成する方法である。ＳＢＳＩ法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内の上下にそれぞれ露出したＳｉ層及びＳｉ基板の各表面を熱酸化することにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2膜（即ち、ＢＯＸ層）を形成する。
また、このＳＢＳＩ法を応用してバックゲート構造を形成する技術も検討されている。即ち、Ｓｉ基板上に第１のＳｉＧｅ層、第１のＳｉ層、第２のＳｉＧｅ層及び第２のＳｉ層を順次積層し、これら各層の中からＳｉＧｅ層のみを選択的にエッチングして除去する。ここで、ＳｉＧｅ層及びＳｉ層はそれぞれ単結晶層である。次に、空洞部内で露出したＳｉ層及びＳｉ基板の各表面を熱酸化してＳｉＯ2膜を形成する。これにより、Ｓｉ基板と第１のＳｉ層との間、及び、第１、第２のＳｉ層の間がそれぞれＳｉＯ2膜で絶縁されるので、第２のＳｉ層をＳＯＩ層、第１のＳｉ層をバックゲート電極としてそれぞれ用いることが可能である。
バックゲート構造を備えたＳＯＩ素子（即ち、ＳＯＩ層に形成されたトランジスタ）においては、バックゲートバイアスにより、閾値電圧を制御し、待機時の消費電力の低減と動作速度の確保を両立することが可能となり、特に、待機時の消費電力の低減が要求される回路部に用いることが有効である。一方、通常のＳＯＩ素子は、バックゲート構造に起因した寄生容量が少ない分、高速動作に適しており、待機時の消費電力よりも高速動作が要求される回路部に用いることが有効である。この様な機能の異なる素子が同一基板上に混載されることは、システム上、望ましいことである。
Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
ところで、バックゲート電極を有するＳＯＩ構造と、バックゲート電極を持たない通常のＳＯＩ構造とを同一基板に形成する場合には、例えば、貼り合わせ法により、Ｓｉ基板上に酸化膜を介して形成されたバックゲート電極とバックゲート電極上に形成された酸化膜を有する基体と、水素イオンが注入されたＳｉ基板を貼り合わせ、スマートカット法等で、バックゲート電極を有するＳＯＩ構造と、バックゲート電極を持たないＳＯＩ構造を同一基板上に形成することは原理的には可能であるが、バックゲート電極とＳＯＩ層に形成されるトランジスタの間に合わせズレを生じる他、ＳＯＩ基板の製造工程を自社内に所有する必要性がある等の課題があった。
そこで、この発明はこのような事情に鑑みてなされたものであって、バックゲート電極を有するＳＯＩ構造と、通常のＳＯＩ構造とを同一の半導体基板にセルフアラインでかつ通常の半導体プロセスで形成可能な半導体装置の製造方法の提供を目的とする。
〔発明１、２〕 上述した課題を解決するために、発明１の半導体装置の製造方法は、一方の領域の半導体基板上に厚膜の第１半導体層を形成すると共に、他方の領域の前記半導体基板上に薄膜の第１半導体層を形成する工程と、一方及び他方の領域にそれぞれ形成された膜厚の異なる前記第１半導体層上に第２半導体層を形成する工程と、前記第１半導体層を除去して、一方の領域の前記半導体基板と前記第２半導体層との間、及び、他方の領域の前記半導体基板と前記第２半導体層との間に内部の高さがそれぞれ異なる空洞部を形成する工程と、一方及び他方の領域に形成された前記空洞部内にそれぞれ絶縁層を形成して、一方の領域では前記絶縁層によって上下を挟んだ状態で前記空洞部を残し、他方の領域では隙間が残らないように前記空洞部を埋め込む工程と、一方の領域に残された前記空洞部内に電極材料を埋め込む工程と、を含むことを特徴とするものである。
発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記空洞部を形成する工程は、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、前記第２半導体層を支持する支持体を少なくとも前記第１溝内に形成する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、一方の領域の前記半導体基板と前記第２半導体層との間、及び、他方の領域の前記半導体基板と前記第２半導体層との間に内部の高さがそれぞれ異なる前記空洞部を形成する工程と、を含むことを特徴とするものである。
発明１、２の半導体装置の製造方法によれば、絶縁層、電極材料、絶縁層及び第２半導体層が積層された構造と、絶縁層及び第２半導体層が積層された構造とを同一の半導体基板に形成することができる。例えば、電極材料をバックゲート電極として使用する場合には、従来の方法では形成困難であったバックゲート電極を有するＳＯＩ構造と、バックゲート電極を持たない通常のＳＯＩ構造とを同一基板上にセルフアラインで形成することが可能となる。
〔発明３〕 発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記第１半導体層を形成する工程は、一方の領域の前記半導体基板をエッチングして凹部を形成する工程と、一方の領域だけに第１半導体層Ａを形成して前記凹部を埋め込む工程と、一方及び他方の領域の前記半導体基板上に第１半導体層Ｂを形成する工程と、を含み、厚膜の前記第１半導体層は前記第１半導体層Ａ及び前記第１半導体層Ｂからなり、薄膜の前記第１半導体は前記第１半導体Ｂからなることを特徴とするものである。
このような方法によれば、凹部の深さと第１半導体層Ａの膜厚とを同じ値に揃えることで、一方の領域に形成される第１半導体層Ａの表面と他方の領域の半導体基板表面とを断面視で同じ高さにすることができる。これにより、厚膜の第１半導体層と、薄膜の第１半導体層とを段差少なく形成することができるので、半導体装置の平坦性向上に寄与することができる。
〔発明４〕 発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置の製造方法において、前記絶縁層を形成する工程では、前記空洞部に面した前記半導体基板の上面及び前記第２半導体層の下面を熱酸化することによって当該絶縁層を形成することを特徴とするものである。このような方法によれば、空洞部内での絶縁層の形成が容易である。
〔発明５〜８〕 発明５の半導体装置の製造方法は、発明１から発明４の何れか一の半導体装置の製造方法において、前記第１半導体層はシリコンゲルマニウム（ＳｉＧｅ）であり、前記第２半導体層はシリコン（Ｓｉ）であることを特徴とするものである。
発明６の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装置の製造方法において、前記電極材料は、不純物を含むポリシリコン（ｐｏｌｙ−Ｓｉ）であることを特徴とするものである。
発明７の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装置の製造方法において、前記電極材料は、金属、又は金属シリサイド又は金属の窒化物であることを特徴とするものである。
発明８の半導体装置の製造方法は、発明１から発明７の何れか一の半導体装置の製造方法において、前記電極材料をＣＶＤ法で形成することを特徴とするものである。
以下、図面を参照しながら、本発明に係る半導体装置及びその製造方法について説明する。
図１（ａ）〜図１８（ａ）は、本発明の実施の形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１８（ｂ）は、図１（ａ）〜図１８（ａ）をＡ１−Ａ´１〜Ａ１８−Ａ´１８線でそれぞれ切断したときの断面図、図１（ｃ）〜図１８（ｃ）は、図１（ａ）〜図１８（ａ）をＢ１−Ｂ´１〜Ｂ１８−Ｂ´１８線でそれぞれ切断したときの断面図、図１（ｄ）〜図１８（ｄ）は、図１（ａ）〜図１８（ａ）をＣ１−Ｃ´１〜Ｃ１８−Ｃ´１８線でそれぞれ切断したときの断面図である。なお、図１８（ａ）では、図面の複雑化を回避するために層間絶縁膜の記入を省略している。
図１（ａ）及び（ｂ）に示すように、シリコン（Ｓｉ）基板１には、バックゲート電極を有するＳＯＩ構造を形成する領域（以下、バックゲート領域という。）と、バックゲート電極を持たない通常のＳＯＩ構造を形成する領域（以下、通常領域という。）とが用意されている。まず始めに、Ｓｉ基板１の上方全面にシリコン窒化（ＳｉＮ）膜３を形成する。次に、ＳｉＮ膜３を部分的にエッチングして、図１（ａ）〜（ｄ）に示すように、通常領域のＳｉ基板１上にのみＳｉＮ膜３を残し、バックゲート領域のＳｉ基板１上からはＳｉＮ膜３を取り除く。ＳｉＮ膜３の形成は例えばＣＶＤ法で行い、その部分的エッチングは例えばフォトリソグラフィー及びドライエッチング技術で行う。
次に、図２（ａ）〜（ｄ）に示すように、ＳｉＮ膜３をマスクに、バックゲート領域のＳｉ基板１をエッチングして凹部５を形成する。Ｓｉ基板１のエッチングは例えばドライエッチングで行い、そのエッチング量（即ち、凹部の深さ）は例えば５０〜７０［ｎｍ］とする。バックゲート領域に凹部５を形成した後は、例えば熱リン酸溶液を用いてＳｉＮ膜３をエッチングし除去する。
次に、図３（ａ）〜（ｄ）に示すように、Ｓｉ基板１の上方全面にシリコン酸化（ＳｉＯ2）膜７を形成し、その上にＳｉＮ膜（図示せず）を形成する。ＳｉＯ2膜７の形成は例えば熱酸化又はＣＶＤ法で行う。また、図示しないＳｉＮ膜の形成は例えばＣＶＤ法で行う。次に、通常領域から、通常領域とバルク領域との間にある段差領域までを覆うレジストパターンをＳｉＮ膜上に形成する。そして、このレジストパターンをマスクにＳｉＮ膜をエッチングして除去する。このＳｉＮ膜のエッチングは、ＳｉＯ2膜７をエッチングストッパーとした異方性のドライエッチングで行う。その後、レジストパターンを例えばアッシングして除去する。このようにして、図４（ａ）〜（ｄ）に示すように、通常領域から段差領域にかけてのＳｉ基板１上にのみＳｉＮ膜９を残し、バックゲート領域のＳｉ基板１上からはＳｉＮ膜９を取り除く。次に、例えばＨＦ溶液を用いて、ＳｉＮ膜９下から露出しているＳｉＯ2膜７をウェットエッチングして除去し、図５（ａ）〜（ｄ）に示すように、バックゲート領域のＳｉ基板１表面を露出させる。
次に、図６（ａ）〜（ｄ）に示すように、ＳｉＮ膜９下から露出しているＳｉ基板１上にのみ単結晶のシリコンゲルマニウム（ＳｉＧｅ）層１１を形成する。ＳｉＧｅ層１１の厚さは例えば５０〜７０［ｎｍ］であり、その形成は選択エピタキシャル成長法で行う。図６（ａ）〜（ｄ）に示すように、ＳｉＮ膜９下から露出しているＳｉ基板１上、即ち、バックゲート領域のＳｉ基板１上にＳｉＧｅ層１１を形成した後は、ＳｉＮ膜９とその下のＳｉＯ2膜７とをエッチングして除去する。ＳｉＮ膜９のエッチングは例えば熱リン酸溶液を用いたウェットエッチングで行う。また、ＳｉＯ2膜７のエッチングは例えばＨＦ溶液を用いたウェットエッチングで行う。これにより、通常領域のＳｉ基板１表面が露出する。
次に、図７（ａ）〜（ｄ）に示すように、バックゲート領域及び通常領域を含むＳｉ基板１の上方全面に単結晶のＳｉＧｅ層１３を形成する。これにより、バックゲート領域ではＳｉＧｅ層１１上にＳｉＧｅ層１３が積層され、通常領域ではＳｉ基板１上にＳｉＧｅ層１３が直接形成された形となる。ＳｉＧｅ層１３の厚さは例えば２０〜３０［ｎｍ］であり、その形成は（全面）エピタキシャル成長法で行う。ここで、本実施の形態では、凹部５の深さとＳｉＧｅ層１１の膜厚とを同じ値に揃えているので、バックゲート領域のＳｉＧｅ層１１表面と、通常領域のＳｉ基板１表面とを断面視で同じ高さにすることができる。これにより、バックゲート領域と通常領域との間でＳｉＧｅ層１３を段差少なく形成することができ、半導体装置の平坦性向上に寄与することができる。
なお、通常領域とバルク領域との間にある段差領域では、バックゲート領域に形成されたＳｉＧｅ層１１の側面にＳｉＧｅ層１３が横方向に成長すると共に、Ｓｉ基板１表面から上方向にＳｉＧｅ層１３が成長することになるが、図７（ａ）〜（ｄ）では図面の複雑化を回避するためにその部分の記載を省略している。
次に、図８（ａ）〜（ｄ）に示すように、ＳｉＧｅ層１３上に単結晶のＳｉ層１５を積層する。Ｓｉ層１５は例えば（全面）エピタキシャル成長法で形成する。そして、Ｓｉ層１５を熱酸化してその表面にＳｉＯ2膜１７を形成する。さらに、ＣＶＤ法により、ＳｉＯ2膜１７上の全面にＳｉＮ膜１９を形成する。このＳｉＮ膜１９は、Ｓｉ層１５の酸化を防止するための酸化防止膜として機能すると共に、後の工程でＣＭＰ（化学的機械研磨）を行う際のストッパー層としても機能する。なお、ＳｉＯ2膜１７の形成方法は熱酸化に限られることはなく、例えばＣＶＤ法で形成しても良い。
次に、図９（ａ）〜（ｄ）に示すように、フォトリソグラフィー及びエッチング技術によって、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域のＳｉＮ膜１９、ＳｉＯ2膜１７、Ｓｉ層１５及びＳｉＧｅ層（即ち、バックゲート領域ではＳｉＧｅ層１３、１１、通常領域ではＳｉＧｅ層１３）を部分的に順次エッチングする。これにより、Ｓｉ層１５とＳｉＧｅ層１３、１１とを貫いてＳｉ基板１を底面とする支持体穴ｈを形成する。なお、支持体穴ｈを形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、図９（ｂ）に示すようにＳｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
次に、図１０（ａ）〜（ｄ）に示すように、支持体穴ｈを埋め込むようにしてＳｉ基板１上の全面に支持体膜２１を形成する。支持体膜２１は例えばＳｉＯ2膜であり、その形成は例えばＣＶＤ法で行う。次に、図１１（ａ）〜（ｄ）に示すように、フォトリソグラフィー及びエッチング技術によって、素子分離領域と平面視で重なる領域の支持体膜２１、ＳｉＮ膜１９、ＳｉＯ2膜１７、Ｓｉ層１５、ＳｉＧｅ層（即ち、バックゲート領域ではＳｉＧｅ層１３、１１、通常領域ではＳｉＧｅ層１３）を部分的に順次エッチングする。これにより、支持体膜２１、ＳｉＮ膜１９及びＳｉＯ2膜１７からなる支持体２２を形成すると共に、Ｓｉ基板１を底面としＳｉ層１５及びＳｉＧｅ層１３、１１の各側面を露出させる溝Ｈを形成する。ここで、溝Ｈは、後の工程でＳｉＧｅ層１３、１１をエッチングする際に、エッチング液の導入口として使うものである。
なお、溝Ｈを形成するエッチング工程では、図１１（ｃ）及び（ｄ）に示すようにＳｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。また、図１１（ａ）において、支持体穴ｈ及び溝Ｈによって平面視で囲まれた領域が、素子領域（即ち、ＳＯＩ構造を形成する領域）である。
次に、溝Ｈを介して例えばフッ硝酸溶液をＳｉ層１５及びＳｉＧｅ層１３、１１のそれぞれの側面に接触させて、ＳｉＧｅ層１３、１１を選択的にエッチングして除去する。これにより、図１２（ａ）〜（ｄ）に示すように、バックゲート領域のＳｉ基板１とＳｉ層１５との間に空洞部２３を形成すると共に、通常領域のＳｉ基板１とＳｉ層１５との間に空洞部２４を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層１５を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部２３、２４の形成途中から、Ｓｉ層１５はその上面と側面とが支持体２２によって支えられることとなる。
なお、この実施の形態では、図１１（ａ）〜（ｄ）に示したように、バックゲート領域にＳｉＧｅ層１３、１１が、通常領域にＳｉＧｅ層１３がそれぞれ形成されており、溝Ｈを介したウェットエッチング工程ではこれらＳｉＧｅ層が全て除去される。そのため、バックゲート領域に形成される空洞部２３と、通常領域に形成される空洞部２４はそれぞれ内部の高さが異なる。図１２（ｂ）〜（ｄ）に示すように、空洞部２４よりも空洞部２３の方が内部高さ（隙間量）が大きい。
次に、Ｓｉ基板１を希フッ酸（ＨＦ）溶液で洗浄処理する。そして、Ｓｉ基板１を酸素（Ｏ2）等の酸化雰囲気中に配置して熱処理を施す。これにより、図１３（ａ）〜（ｄ）に示すように、Ｓｉ層１５及びＳｉ基板１の各表面においてＳｉの表面酸化をそれぞれ進行させ、ＳｉＯ2膜２５を形成する。
ここで、本実施の形態では、バックゲート領域の空洞部２３が完全に埋まらないように、且つ通常領域の空洞部を完全に埋めるように熱酸化を行う。即ち、バックゲート領域ではＳｉ基板１の上面にＳｉＯ2膜２５ａを形成すると同時に、Ｓｉ層１５の下面にＳｉＯ2膜２５ｂを形成し、これらＳｉＯ2膜２５ａ、２５ｂによって上下を挟んだ状態で空洞部２３を残す。また、通常領域ではＳｉＯ2膜２５を形成して、空洞部を隙間無く埋め込む。このような熱酸化の処理条件は、熱酸化前の空洞部２３、２４内の高さ（即ち、ＳｉＧｅ層の厚さ）によって異なってくるので、半導体装置を製造する前に実験又はシミュレーションを行って、最適な熱処理温度、熱処理時間、ガス種及びガス流量等を求めておくことが好ましい。
次に、図１４（ａ）〜（ｄ）に示すように、リン又はボロン等の導電型不純物を含むポリシリコン（ｐｏｌｙ−Ｓｉ）層３１をＳｉ基板１の上方全体に形成し、このｐｏｌｙ−Ｓｉ層３１でバックゲート領域の空洞部を完全に埋め込む。上述したように、バックゲート領域の空洞部内には既にＳｉＯ2膜２５ａ、２５ｂが形成されているので、ｐｏｌｙ−Ｓｉ層３１はＳｉＯ2膜２５ａ、２５ｂによって上下から挟まれた状態で形成される。ｐｏｌｙ−Ｓｉ層３１の形成は例えばＣＶＤ法で行う。なお、本発明では、始めに、導電型不純物を含むアモルファスシリコン（ａ−Ｓｉ）層をＳｉ基板１の上方全体に形成して空洞部を埋め込み、その後の熱処理でａ−Ｓｉ層をポリシリコン化しても良い。又は、不純物を含まないｐｏｌｙ−Ｓｉを形成後、トランジスタを形成する工程の前にイオン注入法により、不純物を導入しても良い。又は、ｐｏｌｙ−Ｓｉ層３１の代わりに、金属、金属シリサイド又は金属の窒化物等を用いて空洞部を埋め込んでも良い。ａ−Ｓｉ、金属、金属シリサイド又は金属の窒化物等のいずれの膜も、ＣＶＤ法で成膜可能である。
次に、図１４（ａ）〜（ｄ）において、ｐｏｌｙ−Ｓｉ層３１をエッチバックして部分的に除去する。このエッチバック工程では、最初に異方性ドライエッチングを行いその後で等方性ドライエッチングを行う、又は、最初から最後まで等方性ドライエッチングを行う。これにより、図１５（ａ）〜（ｄ）に示すように、バックゲート領域の空洞部内にｐｏｌｙ−Ｓｉ層３１を残しつつ、支持体膜２１上及び溝Ｈ内からｐｏｌｙ−Ｓｉ層３１を取り除くことができる。
なお、このｐｏｌｙ−Ｓｉ層３１の除去工程では、エッチバックを行う代わりに、ｐｏｌｙ−Ｓｉ層３１を熱酸化してＳｉＯ2膜を形成し、このＳｉＯ2膜をＨＦ溶液等でエッチングすることで、ｐｏｌｙ−Ｓｉ層３１を取り除いても良い。図１５（ｂ）〜（ｄ）に示すように、空洞部内に形成されたｐｏｌｙ−Ｓｉ層３１の真上にはＳｉＮ膜１９が形成されており、ＳｉＮ膜１９には（ＬＯＣＯＳ法で使われているように）酸化防止の機能があるので、上記のような熱酸化を行なった場合でも、空洞部内に形成されたｐｏｌｙ−Ｓｉ層３１の酸化を防ぎつつ、溝Ｈ内やＳｉＮ膜上に形成されたｐｏｌｙ−Ｓｉ層３１だけを酸化することができる。
次に、図１６（ａ）〜（ｄ）に示すように、例えばＣＶＤ法で、Ｓｉ基板１の上方全面に絶縁膜３３を形成して溝Ｈを埋め込む。絶縁膜３３は例えばＳｉＯ2膜である。そして、Ｓｉ基板１の上方全面を覆う絶縁膜３３と、その下の支持体膜２１とを例えばＣＭＰにより平坦化しながら除去する。上述したように、このＣＭＰによる平坦化プロセスでは、ＳｉＮ膜１９がストッパー層として機能する。平坦化プロセスを終了した後は、ＳｉＮ膜１９とＳｉＯ2膜１７とをウェットエッチングして除去する。ＳｉＮ膜のエッチングには例えば熱リン酸溶液を使用し、ＳｉＯ2膜のエッチングには例えば希フッ酸溶液を使用する。これにより、図１７（ａ）〜（ｄ）に示すように、バックゲート領域と通常領域の両方でＳｉ層１５の表面が露出する。
次に、図１７（ａ）〜（ｄ）において、バックゲート領域及び通常領域のＳｉ層１５表面を熱酸化してゲート絶縁膜を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜が形成されたＳｉ層１５上にｐｏｌｙ−Ｓｉ層を形成する。さらに、フォトリソグラフィー及びエッチング技術によって、ｐｏｌｙ−Ｓｉ層をパターニングする。これにより、図１８（ａ）〜（ｄ）に示すように、バックゲート領域及び通常領域のゲート絶縁膜５１上にそれぞれゲート電極５３を形成する。尚、ゲート電極材料は、ｐｏｌｙ−Ｓｉに限定するものではない。
次に、ゲート電極５３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層にイオン注入して、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）を形成する。さらに、ＣＶＤなどの方法により、ＬＤＤが形成されたＳｉ層上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極５３の側壁にサイドウォール５５を形成する。そして、ゲート電極５３及びサイドウォール５５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層内にイオン注入して、ＬＤＤを有するソース５７、ドレイン５８を形成する。
次に、図１８（ａ）〜（ｄ）に示すように、Ｓｉ層を部分的にエッチング除去後、ＣＶＤなどの方法により、ゲート電極５３上に層間絶縁膜６１を堆積する。さらに、フォトリソグラフィー及びエッチング技術によって、層間絶縁膜６１やＳｉＯ2膜２５ｂなどを部分的にエッチングして除去し、ソース５７上と、ドレイン５８上と、ゲート電極５３上と、ｐｏｌｙ−Ｓｉ層３１上にそれぞれコンタクトホールを形成する。そして、金属膜の成膜及びパターニングを経て、ソースコンタクト電極７１及びドレインコンタクト電極７３と、ゲートコンタクト電極７５と、バックゲートコンタクト電極７７とを形成する。
このように、本発明の実施の形態によれば、ＳｉＯ2膜２５ａ、ｐｏｌｙ−Ｓｉ層３１、ＳｉＯ2膜２５ｂ及びＳｉ層１５が積層されたバックゲート電極を有するＳＯＩ構造と、ＳｉＯ2膜２５及びＳｉ層１５が積層された通常のＳＯＩ構造とを同一のＳｉ基板１に形成することができる。
即ち、従来の方法では困難であったバックゲート電極を有するＳＯＩ素子とバックゲート電極を有さない通常のＳＯＩ素子とを同一基板上にセルフアラインで、かつ、通常の半導体プロセスで形成することが可能となる。
その結果、バックゲート構造においては、バックゲートバイアスにより、閾値電圧を制御し、待機時の消費電力の低減と動作速度の確保を両立する事が可能となり、特に、待機時の消費電力の低減が要求される回路部に用いることが有効である。一方、通常のＳＯＩ素子は、バックゲート構造に起因した寄生容量が少ない分、高速動作に適した素子であり、待機時の消費電力よりも高速動作が要求される回路部に用いることが有効である。このような機能の異なる素子を同一基板上に混載する事が可能となる。
この実施の形態では、バックゲート領域が本発明の「一方の領域」に対応し、通常領域が本発明の「他方の領域」に対応している。また、Ｓｉ基板１が本発明の「半導体基板」に対応し、バックゲート領域に積層されたＳｉＧｅ層１１、１３が本発明の「厚膜の第１半導体層」に対応し、通常領域に形成されたＳｉＧｅ層１３が本発明の「薄膜の第１半導体層」に対応している。さらに、ＳｉＧｅ層１１が本発明の「第１半導体層Ａ」に対応し、ＳｉＧｅ層１３が本発明の「第１半導体層Ｂ」に対応している。また、Ｓｉ層１５が本発明の「第２半導体層」に対応し、ＳｉＯ2膜２５が本発明の「絶縁層」に対応し、ｐｏｌｙ−Ｓｉ層３１が本発明の「電極材料」に対応している。さらに、支持体穴ｈが本発明の「第１溝」に対応し、溝Ｈが本発明の「第２溝」に対応している。
本発明の実施の形態に係る半導体装置の製造方法を示す図（その１）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その２）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その３）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その４）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その５）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その６）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その７）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その８）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その９）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その１０）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その１１）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その１２）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その１３）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その１４）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その１５）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その１６）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その１７）。 本発明の実施の形態に係る半導体装置の製造方法を示す図（その１８）。
符号の説明
１ Ｓｉ基板、３、９、１９ ＳｉＮ膜、５ 凹部、７、１７、２５、２５ａ、２５ｂ ＳｉＯ2膜、１１、１３ ＳｉＧｅ層、１５ Ｓｉ層、２１ 支持体膜、２２ 支持体、２３、２４ 空洞部、３１ ｐｏｌｙ−Ｓｉ層、３３ 絶縁膜、５１ ゲート絶縁膜、５３ ゲート電極、５５ サイドウォール、５７ ソース、５８ ドレイン、６１ 層間絶縁膜、７１ ソースコンタクト電極、７３ ドレインコンタクト電極、７５ ゲートコンタクト電極、７７ バックゲートコンタクト電極、Ｈ 溝、ｈ 支持体穴

Claims (8)

  1. 一方の領域の半導体基板上に厚膜の第１半導体層を形成すると共に、他方の領域の前記半導体基板上に薄膜の第１半導体層を形成する工程と、
    一方及び他方の領域にそれぞれ形成された膜厚の異なる前記第１半導体層上に第２半導体層を形成する工程と、
    前記第１半導体層を除去して、一方の領域の前記半導体基板と前記第２半導体層との間、及び、他方の領域の前記半導体基板と前記第２半導体層との間に内部の高さがそれぞれ異なる空洞部を形成する工程と、
    一方及び他方の領域に形成された前記空洞部内にそれぞれ絶縁層を形成して、一方の領域では前記絶縁層によって上下を挟んだ状態で前記空洞部を残し、他方の領域では隙間が残らないように前記空洞部を埋め込む工程と、
    一方の領域に残された前記空洞部内に電極材料を埋め込む工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記空洞部を形成する工程は、
    前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、
    前記第２半導体層を支持する支持体を少なくとも前記第１溝内に形成する工程と、
    前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、
    前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、一方の領域の前記半導体基板と前記第２半導体層との間、及び、他方の領域の前記半導体基板と前記第２半導体層との間に内部の高さがそれぞれ異なる前記空洞部を形成する工程と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１半導体層を形成する工程は、
    一方の領域の前記半導体基板をエッチングして凹部を形成する工程と、
    一方の領域だけに第１半導体層Ａを形成して前記凹部を埋め込む工程と、
    一方及び他方の領域の前記半導体基板上に第１半導体層Ｂを形成する工程と、を含み、
    厚膜の前記第１半導体層は前記第１半導体層Ａ及び前記第１半導体層Ｂからなり、
    薄膜の前記第１半導体は前記第１半導体Ｂからなることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 前記絶縁層を形成する工程では、
    前記空洞部に面した前記半導体基板の上面及び前記第２半導体層の下面を熱酸化することによって当該絶縁層を形成することを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
  5. 前記第１半導体層はシリコンゲルマニウム（ＳｉＧｅ）であり、前記第２半導体層はシリコン（Ｓｉ）であることを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
  6. 前記電極材料は、不純物を含むポリシリコン（ｐｏｌｙ−Ｓｉ）であることを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
  7. 前記電極材料は、金属、又は金属シリサイド又は金属の窒化物であることを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
  8. 前記電極材料をＣＶＤ法で形成することを特徴とする請求項１から請求項７の何れか一項に記載の半導体装置の製造方法。
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