JP2006041331A - 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 厚膜半導体領域R2の第1単結晶半導体層12a、12bをエッチング除去するとともに、薄膜半導体領域R3の第1単結晶半導体層12c、12dをエッチング除去し、厚膜半導体領域R2の第2単結晶半導体層13aおよび薄膜半導体領域R3の第2単結晶半導体層13cが消失するまで、半導体基板11、第2単結晶半導体層13a〜13dおよび支持体16の熱酸化を行うことにより、厚膜半導体領域R2の第2単結晶半導体層13bおよび薄膜半導体領域R3の第2単結晶半導体層13d下に絶縁層を形成する。
【選択図】 図7
Description
また、例えば、特許文献1には、高耐圧電界効果トランジスタをSOI基板上に形成する方法が開示されている。また、特許文献2には、サブミクロン程度に微細化された電界効果トランジスタをSOI基板上に形成する方法が開示されている。
一方、ユピキタス社会の到来に伴って、情報携帯機器の小型化、低消費電力化、多機能化、大容量化を一層促進するために、様々の耐圧を持つデバイスやデジタルとアナログのデバイスを1チップ上に混載することが可能なSOC(System On Chip)技術が注目されている。
また、特許文献3に開示された方法では、半導体基板の主面から異なる深さに絶縁膜を埋め込むために、異なるエネルギーで酸素イオンをシリコン基板に注入することが行われる。このため、シリコン基板に物理的損傷が発生し、SOI層の結晶性や純度が劣化することから、SOI層に半導体素子を形成すると、PN接合リークなどに起因して特性の劣化を引き起こすという問題があった。
そこで、本発明の目的は、半導体層の結晶品質を良好に保ちつつ、互いに異なる膜厚を有する半導体層を絶縁層上に形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
これにより、単結晶半導体層に与える物理的損傷を抑制しつつ、半導体素子の用途に適するように単結晶半導体層の膜厚を設定することができる。このため、それぞれ最適な膜厚を有する単結晶半導体層上に用途の異なる半導体素子を形成することが可能となるとともに、単結晶半導体層の結晶性や純度の劣化を抑制することを可能として、高いモビリティーを確保しつつ、接合リークを低減することができる。
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上の少なくとも一部の領域に形成された絶縁層と、前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層と、前記単結晶半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする。
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上の一部の領域に形成された絶縁層と、前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層と、前記半導体基板と、前記膜厚が互いに異なる単結晶半導体層とに形成されたそれぞれ用途の異なる半導体素子とを備えることを特徴とする。
これにより、単結晶半導体層の欠落や重複を防止することを可能としつつ、半導体素子の用途ごとに単結晶半導体層の膜厚を異ならせることが可能となる。このため、互いに用途の異なる半導体素子を同一のSOI基板上に形成することを可能としつつ、半導体素子の高集積化および高信頼性化を図ることができる。
これにより、第1から第4半導体層および支持体の格子整合をとることを可能としつつ、第2半導体層、第4半導体層および支持体よりも第1半導体層および第3半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第2および第4半導体層を第1および第3半導体層上にそれぞれ形成することが可能となるとともに、支持体を第1溝内に安定して形成することが可能となり、第2および第4半導体層の品質を損なうことなく、膜厚が互いに異なる単結晶半導体層を同一の半導体基板に形成することができる。
図1〜図26は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
図1および図2において、第1単結晶半導体層12a、12bおよび第2単結晶半導体層13a、13bを半導体基板11上に交互にエピタキシャル成長し積層する。なお、半導体基板11、第1単結晶半導体層12a、12bおよび第2単結晶半導体層13a、13bの材質としては、例えば、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどを用いることができる。
そして、酸化膜10をマスクとしてエピタキシャル成長を行うことにより、第1単結晶半導体層12c、第2単結晶半導体層13cおよび第1単結晶半導体層12dを、薄膜半導体領域R3の第2単結晶半導体層13b上に選択的に形成する。
なお、第1単結晶半導体層12c、12dおよび第2単結晶半導体層13c、13dの材質としては、例えば、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどを用いることができる。ここで、第1単結晶半導体層12c、12dは、第2単結晶半導体層13c、13dよりもエッチング時の選択比が大きな材質を用いることができる。特に、第2単結晶半導体層13c、13dがSiの場合、第1単結晶半導体層12c、12dとしてSiGeを用いることが好ましい。
次に、図17および図18に示すように、CVDなどの方法により、絶縁層18が側壁に形成された溝M1〜M3内が埋め込まれるようにして、酸化防止膜15上に絶縁層19を堆積する。なお、絶縁層19としては、例えば、SiO2またはSi3N4などを用いることができる。
次に、図21〜図24に示すように、第2単結晶半導体層13d上の酸化防止膜15および犠牲酸化膜14を除去することにより、第2単結晶半導体層13dの表面を露出させる。
また、厚膜半導体領域R2および薄膜半導体領域R3において、第2単結晶半導体層13dの表面の熱酸化を行い、薄膜半導体領域R3において、第2単結晶半導体層13dの前記熱酸化膜を選択的に除去後、再び、厚膜半導体領域R2および薄膜半導体領域R3において、第2単結晶半導体層13dの表面の熱酸化を行うことにより、第2単結晶半導体層13d上に厚いゲート絶縁膜20a、薄いゲート絶縁膜20bをそれぞれ形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、多結晶シリコン膜のパターニングを行うことにより、第2単結晶半導体層13d上にゲート電極21a、21bを形成する。そして、ゲート電極21a、21bをマスクとして、不純物のイオン注入を第2単結晶半導体層13dに行うことにより、ゲート電極21a、21bの側方にそれぞれ配置されたソース/ドレイン層22a、22bを第2単結晶半導体層13dに形成する。不純物のイオン注入において、薄膜半導体領域R3の半導体膜厚より深い位置にも入り込む加速エネルギーを設定すれば、一回の注入により不純物総量が多くと深い接合深さを持つソース/ドレイン22aと浅い接合深さを持つソース/ドレイン22bを同時に形成できる。
また、厚膜半導体領域R2では、第2単結晶半導体層13dと絶縁層18との間に第2単結晶半導体層13bを設けることが可能となり、第2単結晶半導体層の膜厚を増加させることができる。このため、高い接合耐圧や大電流容量を確保することを可能としつつ、部分空乏型SOIトランジスタを形成することができる。
Claims (10)
- 半導体基材と、
前記半導体基材上の少なくとも一部の領域に形成された絶縁層と、
前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層とを備えることを特徴とする半導体基板。 - 半導体基材と、
前記半導体基材上の第1領域に形成された第1絶縁層と、
前記第1絶縁層上に形成された第1単結晶半導体層と、
前記半導体基材上の第2領域に形成され、エッチング時の選択比が異なる半導体層が交互に積層された積層構造と、
前記積層構造上に形成された第2絶縁層と、
前記第2絶縁層上に形成された第2単結晶半導体層とを備えることを特徴とする半導体基板。 - 半導体基板と、
前記半導体基板上の一部の領域に形成された絶縁層と、
前記絶縁層上に配置され、エピタキシャル成長にて成膜された単結晶半導体層と、
前記半導体基板と前記単結晶半導体層とに形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上の少なくとも一部の領域に形成された絶縁層と、
前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層と、
前記単結晶半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上の一部の領域に形成された絶縁層と、
前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層と、
前記半導体基板と、前記膜厚が互いに異なる単結晶半導体層とに形成されたそれぞれ用途の異なる半導体素子とを備えることを特徴とする半導体装置。 - 前記単結晶半導体層を水平方向に素子分離する素子分離領域をさらに備え、
前記膜厚が互いに異なる単結晶半導体層は前記素子分離領域間に自己整合的に配置されていることを特徴とする請求項4または5記載の半導体装置。 - 前記半導体基板には保護回路またはトレンチメモリーセルが配置され、前記膜厚が互いに異なる単結晶半導体層のうち、膜厚の薄い方の単結晶半導体層には、完全空乏型電界効果トランジスタが配置され、膜厚の厚い方の単結晶半導体層には、部分空乏型電界効果トランジスタまたはバイポートランジスタが配置されていることを特徴とする請求項5または6記載の半導体装置。
- 第1半導体層よりもエッチング時の選択比が小さな第2半導体層が前記第1半導体層上に積層された第1積層構造を半導体基材上に形成する工程と、
第3半導体層よりもエッチング時の選択比が小さな第4半導体層が前記第3半導体層上に積層された第2積層構造を前記第1積層構造上の一部の領域に形成する工程と、
前記第1半導体層から前記第4半導体層を貫通して前記半導体基材を露出させる第1溝を形成する工程と、
前記半導体基材上で前記第2および第4半導体層を支持する支持体を前記第1溝内の前記第1半導体層から前記第4半導体層の側壁に形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を、前記第1溝で区分けされた第1領域に形成する工程と、
前記第3半導体層の少なくとも一部を前記第4半導体層から露出させる第3溝を、前記第1溝で区分けされた第2領域に形成する工程と、
前記第2溝および第3溝を介して前記第1および第3半導体層を選択的にエッチングすることにより、前記第2および第4半導体層下に空洞部を形成する工程と、
前記空洞部を介して前記第2および第4半導体層の熱酸化を行うことにより、前記第2および第4半導体層下に配置された絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。 - 前記第2半導体層、前記第4半導体層および前記支持体は単結晶Si、前記第1半導体層および前記第3半導体層は単結晶SiGeであることを特徴とする請求項8記載の半導体基板の製造方法。
- 第1半導体層よりもエッチング時の選択比が小さな第2半導体層が前記第1半導体層上に積層された第1積層構造を半導体基板上に形成する工程と、
第3半導体層よりもエッチング時の選択比が小さな第4半導体層が前記第3半導体層上に積層された第2積層構造を前記第1積層構造上の一部の領域に形成する工程と、
前記第1半導体層から前記第4半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記半導体基板上で前記第2および第4半導体層を支持する支持体を前記第1溝内の前記第1半導体層から前記第4半導体層の側壁に形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を、前記第1溝で区分けされた第1領域に形成する工程と、
前記第3半導体層の少なくとも一部を前記第4半導体層から露出させる第3溝を、前記第1溝で区分けされた第2領域に形成する工程と、
前記第2溝および第3溝を介して前記第1および第3半導体層を選択的にエッチングすることにより、前記第2および第4半導体層下に空洞部を形成する工程と、
前記空洞部を介して前記第2および第4半導体層の熱酸化を行うことにより、前記第2および第4半導体層下に配置された絶縁層を形成する工程と、
互いに用途の異なる半導体素子を前記第2および第4半導体層にそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
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