KR20080087733A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

SOI 영역과 벌크 영역의 양방에 대한 소자 형성의 용이함이나, 그 가공 정밀도의 향상을 가능하게 한 반도체 장치의 제조 방법 및 반도체 장치를 제공한다. SOI 영역의 Si 기판(1)을 에칭하여 오목부를 형성하는 공정과, SOI 영역의 Si 기판(1) 위에 SiGe층(11) 및 Si층(13)을 순차적으로 형성하여 오목부를 매립하는 공정과, Si층(13)과 SiGe층(11)을 부분적으로 에칭하여, SOI 영역의 SiGe층(11)의 측면을 노출시키는 홈을 형성하는 공정과, 이 홈을 통하여 SiGe층(11)을 선택적으로 에칭함으로써, SOI 영역의 Si 기판(1)과 Si층(13) 사이에 공동부를 형성하는 공정과, 공동부 내에 BOX층을 형성하는 공정을 포함하고, 오목부를 형성하는 공정에서는, 오목부의 깊이가 SiGe층(11) 및 Si층(13)의 막 두께의 합계값과 동일한 크기로 되도록 Si 기판(1)을 에칭한다.
SOI 영역, 벌크 영역, Si 기판, 리세스 LOCOS층, 공동부, 절연층, 게이트 전극

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 특히, 반도체 기판에 SOI(Silicon On Insulator) 구조를 형성하는 기술에 관한 것이다.
이 종류의 종래 기술로서는, 예를 들면 특허 문헌1, 2나 비특허 문헌1에 개시된 방법이 있다. 이들 문헌에 개시된 방법은 SBSI법이라고 불려지고, 벌크 기판 위에 부분적으로 SOI 구조를 형성하는 방법이다. SBSI법에서는, Si 기판 위에Si/SiGe층을 성막하고, Si와 SiGe의 에칭 레이트의 차이를 이용하여 SiGe층만을 선택적으로 제거함으로써, Si 기판과 Si층 사이에 공동부를 형성한다. 다음으로, 공동부의 내부에 면하는 Si 기판의 상면 및 Si층의 하면을 열산화함으로써, Si 기판과 Si층 사이에 SiO2막(이하, BOX층이라고도 함)을 형성한다. 그리고, Si 기판 위에 CVD법으로 SiO2 등을 성막하고, 이를 CMP로 평탄화하고, 또한, 희불산(HF) 용액 등으로 에칭함으로써, BOX층 위의 Si층(이하, SOI층이라고도 함) 표면을 노출시킨다.
[특허 문헌1] 일본 특개 2005-354024호 공보
[특허 문헌2] 일본 특개 2006-108206호 공보
[비특허 문헌1] T. Sakai et al."Separation by Bonding Si Islands(SBSI) for LSI Application", Second International SiGe Technology and Device Meeting, Meeting Abstract, pp.230-231,May(2004)
그런데, 특허 문헌 2에는, SBSI법을 이용하여, BULK(벌크) 소자와 SOI 소자를 동일 기판에 혼재하는 방법이 개시되어 있다. 이 방법에 따르면, 저소비 전력이면서 고속 동작이 가능하며, 저전압 구동이 용이한 SOI 트랜지스터와, 전류 구동력이 커서, 고내압의 벌크 트랜지스터를 동일 기판에 혼재하는 것이 가능하며, 코스트 증가를 억제하면서, SOC(System On Chip)를 실현하는 것이 가능하다. 이러한 고기능을 갖는 반도체 장치의 제조 방법에서도, 저코스트화·고신뢰성화의 요구는 점점더 강해지고 있고, 제조 공정의 단축이나 수율의 향상 등, 한층 더 개량이 기대되고 있다.
본 발명은, 이러한 사정을 감안하여 이루어진 것으로서, SOI 영역과 벌크 영역을 동일 기판에 혼재한 반도체 장치에서, 생산 효율이 좋은 반도체 장치의 제조 방법을 제공하는 것을 목적의 하나로 한다. 또한, 신뢰성이 높은 반도체 장치를 제공하는 것을 목적의 하나로 한다.
〔발명 1, 2〕상기 목적을 달성하기 위해, 발명 1의 반도체 장치의 제조 방법은, SOI 영역과 벌크 영역을 동일한 반도체 기판에 갖는 반도체 장치의 제조 방법으로서, SOI 영역의 상기 반도체 기판을 에칭하여 오목부를 형성하는 공정과, SOI 영역의 상기 반도체 기판 위에 제1 반도체층 및 제2 반도체층을 순차적으로 형성하여 상기 오목부를 매립하는 공정과, 상기 제2 반도체층과 상기 제1 반도체층을 부분적으로 에칭하여, SOI 영역의 상기 제1 반도체층의 측면을 노출시키는 홈을 형성하는 공정과, 상기 제2 반도체층보다도 상기 제1 반도체층 쪽이 에칭되기 쉬운 에칭 조건에서, 상기 홈을 통하여 상기 제1 반도체층을 에칭함으로써, SOI 영역의 상기 반도체 기판과 상기 제2 반도체층 사이에 공동부를 형성하는 공정과, 상기 공동부 내에 매립 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
여기서, 「벌크 영역」이란, 그 기초가 반도체 기판만으로 이루어지는 영역,또는, 반도체 기판과 그 위에 형성된 반도체층만으로 이루어지는 영역의 것이다. 벌크 영역 외에, 본 발명에서는, 매립 절연막 위에 반도체층이 적층된 구조를 SOI 구조라고 하고, 그 SOI 구조가 형성되는 영역을 「SOI 영역」이라고도 한다.
발명 2의 반도체 장치의 제조 방법은, 발명 1의 반도체 장치의 제조 방법에서, 상기 오목부를 형성하는 공정에서는, 상기 오목부의 깊이가 상기 제1 반도체층 및 상기 제2 반도체층의 막 두께의 합계값과 동일한 크기로 되도록 상기 반도체 기판을 에칭하는 것을 특징으로 하는 것이다.
발명 1의 제조 방법에 따르면, SOI 영역의 제2 반도체층의 표면 높이를, 벌크 영역의 반도체 기판의 표면 높이에 가깝게 할 수 있다. 또한, 발명 2의 제조 방법과 같이, 상기 오목부의 깊이가 상기 제1 반도체층 및 상기 제2 반도체층의 막 두께의 합계값과 동일한 크기로 되도록 그 오목부를 형성한 경우에는, SOI 영역의 제2 반도체층 표면과, 벌크 영역의 반도체 기판 표면을 동일한 높이로 일치시킬 수 있어, SOI 영역 및 벌크 영역에 각각 동일한 높이로 소자를 형성할 수 있다.
예를 들면, 상기 소자로서 트랜지스터를 형성하는 경우에는, SOI 영역의 제2 반도체층과, 벌크 영역의 반도체 기판에 각각 동일한 높이로 게이트 전극을 형성할 수 있다. 이 때문에, 게이트 전극을 형성할 때의 포토리소그래피 공정에서는, SOI 영역에 대한 노광 조건과 벌크 영역에 대한 노광 조건을 거의 일치시킬 수 있어, SOI 영역 및 벌크 영역의 양방에 대하여 동시에 최적의 조건으로 노광하는 것이 가능하게 된다. 따라서, 생산 효율이 좋은 반도체 장치의 제조 방법을 제공할 수 있다.
또한, SOI 영역 및 벌크 영역에 대하여 개개로 포커스를 맞추어서 노광 처리를 행하는 경우와 비교하여, 포커스 맞춤의 수고를 저감할 수 있어, 노광 공정에서의 처리 시간 등의 단축이 가능하게 된다. 또한, SOI 영역 및 벌크 영역의 양방에 대하여 노광 처리를 일괄하여 행하는(즉, 동일한 렌즈를 통하여 동시에 노광 처리를 행하는) 경우에도, 양방의 영역에 포커스를 동시에 맞출 수 있으므로, 양방의 영역에 각각 게이트 전극 등을 정밀도 좋게 형성할 수 있다. 따라서, 설계값을 따른 가공이 실시되어, 소기의 성능을 발휘하는 것이 가능한 신뢰성이 높은 반도체 장치를 제공할 수 있다.
〔발명 3〕발명 3의 반도체 장치의 제조 방법은, 발명 1 또는 발명 2의 반도체 장치의 제조 방법에서, 상기 제1 반도체층 및 상기 제2 반도체층을 형성하기 전에, 벌크 영역의 상기 반도체 기판 위에 보호막을 형성함과 함께, SOI 영역의 상기 반도체 기판의 표면을 상기 보호막 아래로부터 노출시키는 공정을 더 포함하고, 상기 제1 반도체층 및 상기 제2 반도체층을 형성하는 공정에서는, 상기 보호막 아래로부터 노출되어 있는 상기 반도체 기판의 표면에 상기 제1 반도체층을 선택 에피 택셜 성장시키고, 상기 제1 반도체층의 표면에 상기 제2 반도체층을 선택 에피택셜 성장시키는 것을 특징으로 하는 것이다.
이러한 방법에 따르면, 벌크 영역의 반도체 기판 위에 제1 반도체층 및 제2 반도체층이 형성되지 않도록 할 수 있다.
〔발명 4〕발명 4의 반도체 장치의 제조 방법은, 발명 1 내지 발명 3 중 어느 하나의 반도체 장치의 제조 방법에서, 상기 제2 반도체층을 형성하는 공정과, 상기 공동부를 형성하는 공정 사이에, 상기 제2 반도체층을 지지하는 지지체를, SOI 영역의 상기 제2 반도체층 위로부터 SOI 영역 주변의 상기 반도체 기판 위에 걸쳐서 형성하는 공정을 더 포함하고, 상기 공동부를 형성하는 공정에서는, SOI 영역의 상기 제2 반도체층을 상기 지지체로 지지한 상태에서 그 제2 반도체층 아래의 상기 제1 반도체층을 에칭하는 것을 특징으로 하는 것이다.
이러한 방법에 따르면, 공동부를 형성하고 나서 매립 절연막을 형성할 때까지의 사이, 제2 반도체층이 공동부 내에 푹 패이는(즉, 함몰하는) 것을 방지할 수 있다.
〔발명 5〕발명 5의 반도체 장치의 제조 방법은, 발명 4의 반도체 장치의 제조 방법에서, 상기 오목부를 형성하기 전에, SOI 영역 주변의 상기 반도체 기판에 소자 분리층으로서 리세스 LOCOS(Local Oxidation Of Silicon)층을 형성하는 공정을 더 포함하고, 상기 지지체를 형성하는 공정에서는, SOI 영역의 상기 반도체층 위로부터 상기 리세스 LOCOS층 위에 걸쳐서 상기 지지체를 형성하는 것을 특징으로 하는 것이다.
여기서, 리세스 LOCOS층이란, 산화 방지막(예를 들면, 실리콘 질화막) 아래로부터 노출되어 있는 반도체 기판 표면을 드라이 에칭하여 오목부를 형성하고, 다음으로, 이 오목부를 매립하도록 LOCOS 산화를 행함으로써 형성되는 층이다. 리세스 LOCOS층은 반도체 기판 내에 형성된 오목부의 저면 및 측면을 산화함으로써 형성되므로, 통상의 LOCOS층과 비교하여, 그 표면의 높이를 낮게 하는 것이 가능하다.
이러한 방법에 따르면, 단순히 LOCOS층을 형성하는 경우와 비교하여, 반도체 기판의 표면과 소자 분리층의 표면을 거의 동일한 높이로 일치시키는 것이 가능해서, 반도체 장치의 평탄성의 향상에 기여할 수 있다.
〔발명 6〕발명 6의 반도체 장치의 제조 방법은, SOI 영역과 벌크 영역을 동일한 반도체 기판에 갖는 반도체 장치의 제조 방법으로서, SOI 영역의 상기 반도체 기판 위에 제1 반도체층을 형성함과 함께, 벌크 영역의 상기 반도체 기판 위에는 상기 제1 반도체층을 형성하지 않는 공정과, SOI 영역의 상기 제1 반도체층 위와, 벌크 영역의 상기 반도체 기판 위에 각각 제2 반도체층을 형성하는 공정과, 상기 제2 반도체층과 상기 제1 반도체층을 부분적으로 에칭하여, SOI 영역의 상기 제1 반도체층의 측면을 노출시키는 홈을 형성하는 공정과, 상기 제2 반도체층보다도 상기 제1 반도체층 쪽이 에칭되기 쉬운 에칭 조건에서, 상기 홈을 통하여 상기 제1 반도체층을 에칭함으로써, SOI 영역의 상기 반도체 기판과 상기 제2 반도체층 사이에 공동부를 형성하는 공정과, 상기 공동부 내에 매립 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
이러한 방법에 따르면, 벌크 영역의 제2 반도체층의 표면 높이를 SOI 영역의 제2 반도체층의 표면 높이에 가까이 할 수 있다. 따라서, SOI 영역 및 벌크 영역에 각각 소자를 고저차 적게 형성할 수 있다.
〔발명 7〕발명 7의 반도체 장치는, SOI 영역과 벌크 영역을 동일한 반도체 기판에 갖는 반도체 장치의 제조 방법으로서, SOI 영역의 상기 반도체 기판의 표면으로부터 그 내부에 걸쳐서 형성된 오목부와, 상기 오목부 내에 형성된 절연막과, 상기 절연막 위에 형성된 반도체층을 갖고, 상기 반도체층의 표면과, 벌크 영역의 상기 반도체 기판 표면이 동일한 높이로 되어 있는 것을 특징으로 하는 것이다.
이와 같은 구성이면, SOI 영역의 반도체층과, 벌크 영역의 반도체 기판에 각각 트랜지스터 등의 소자를 동일한 높이로 형성할 수 있다.
상기한 바와 같은 본 발명에 따르면, SOI 영역과 벌크 영역을 동일 기판에 혼재한 반도체 장치에서, 생산 효율이 좋고 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공할 수 있는 효과가 있다.
이하, 본 발명에 따른 반도체 장치 및 그 제조 방법에 대해서, 도면을 참조하면서 설명한다.
(1) 제1 실시 형태
도 1∼도 10은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 도면이며, 도 1의 (a)∼도 10의 (a)는 반도체 장치의 제조 방법을 도시하 는 평면도, 도 1의 (b)∼도 10의 (b)는 도 1의 (a)∼도 10의 (a)을 X1-X'1선∼X10-X'10선으로 각각 절단했을 때의 단면도이다. 또한, 도 10의 (a)에서는, 도면의 복잡화를 회피하기 위해, 절연층(33)의 기재를 생략하고 있다.
도 1의 (a) 및 (b)에 도시한 바와 같이, Si 기판(1)에는 SBSI 영역과 벌크 영역이 준비되어 있고, 그 이외의 영역(즉, SBSI 영역과 벌크 영역 사이, SBSI 영역 사이, 및, 벌크 영역 사이)은 소자 분리 영역으로 되어 있다. 여기에서, SBSI 영역은, SBSI법이 실시되는 영역으로서, SOI 영역(즉, SOI 구조가 형성되는 영역)과, SiGe제거용의 홈이 형성되는 영역을 포함하는 영역이다.
도 1의 (a) 및 (b)에서는, 우선 처음에, 소자 분리 영역의 실리콘(Si) 기판(1)에, 리세스 LOCOS층(7)을 형성한다. 자세히 설명하면, Si 기판(1)의 상방 전체면에 실리콘 산화(SiO2)막(3)을 형성하고, 그 위에 도시하지 않은 산화 방지용의 실리콘 질화(SiN)막을 형성한다. SiO2 막(3)의 형성은 예를 들면 열산화 또는 CVD법으로 행하고, SiN막의 형성은 예를 들면 CVD법으로 행한다. 다음으로, 포토리소그래피 및 에칭 기술에 의해, SiN막과 SiO2막(3)을 부분적으로 에칭하여, 소자 분리 영역의 Si 기판(1)의 표면을 노출시킨다. 그리고, SiN막 아래로부터 노출되어 있는 Si 기판(1) 표면을 에칭하여 오목부(도시하지 않음)를 형성한다.
그 후, Si 기판(1)에 열산화 처리를 실시한다. 이에 의해, 소자 분리 영역의 Si 기판(1)에 리세스 LOCOS층(7)을 형성한다. 리세스 LOCOS층(7)은 Si 기판(1)내에 형성된 오목부의 저면 및 측면을 산화함으로써 형성되므로, 통상의 LOCOS층과 비교하여, 그 표면의 높이를 낮게 할(즉, 주변의 Si 기판(1) 표면에 대하여 단차를 작게 할) 수 있다. 여기에서는, 도 1의 (b)에 도시한 바와 같이, 리세스 LOCOS층(7)의 표면과, 벌크 영역의 Si 기판(1)의 표면이 거의 동일한 높이로 되도록, 리세스 LOCOS층(7)을 형성한다.
다음으로, 예를 들면, 열 인산 용액을 이용한 웨트 에칭에 의해, SBSI 영역 및 벌크 영역 위로부터 산화 방지용의 SiN막을 제거한다. 그리고, 포토리소그래피 기술에 의해, 벌크 영역의 Si 기판(1) 위를 포토레지스트(도시하지 않음)로 덮고, 이 상태에서 SBSI 영역의 SiO2막(3)을 에칭하여 제거하고, 또한, 그 아래의 Si 기판(1) 표면을 에칭하여 오목부(9)를 형성한다. SiO2막(3)의 에칭은 예를 들면 BHF(버퍼드 불산) 등을 이용한 웨트 에칭, 또는 드라이 에칭으로 행하고, Si 기판(1)의 에칭은 예를 들면 드라이 에칭으로 행한다. 이 오목부(9)를 형성하기 위한 드라이 에칭 공정에서는, 오목부(9)의 Si 기판(1) 표면으로부터의 깊이 d가, 다음 공정에서 형성되는 SiGe층 및 Si층의 막 두께의 합계값과 동일한 크기로 되도록, 드라이 에칭의 시간을 조정한다.
다음으로, 도 2의 (a) 및 (b)에 도시한 바와 같이, SBSI 영역의 Si 기판(1) 표면에 단결정 구조의 실리콘 게르마늄(SiGe)층(11)을 선택 에피택셜 성장시키고, 그 위에 단결정 구조의 Si층(13)을 선택 에피택셜 성장시킨다. SiGe층(11)의 두께는 예를 들면 30㎚, Si층(13)의 두께는 예를 들면 100㎚ 정도이다. 여기에서는, 벌크 영역의 Si 기판(1) 표면은 SiO2막(3)으로 덮여져 있으므로, 벌크 영역에서의 SiGe층(11) 및 Si층(13)의 형성을 방지할 수 있다. 또한, 전술한 바와 같이, 오목부(9)의 깊이 d(도 1의 (b) 참조)는, SiGe층(11) 및 Si층(13)의 막 두께의 합계값과 동일한 크기로 되어 있으므로, Si층(13)의 표면은 벌크 영역의 Si 기판(1) 표면과 거의 동일한 높이로 되어 있다.
다음으로, Si 기판(1)의 상방 전체면에 SiO2막(도시하지 않음)을 얇게 형성한다. 이 SiO2막은, 후공정에서 SiN막(15)(예를 들면, 도 3의 (b) 참조)을 제거할 때에 열 인산 용액으로부터 Si층(13)의 표면이나, Si 기판(1)의 표면을 보호하기 위한 막이다. 이러한 표면 보호용의 SiO2막은 열산화 또는 CVD법 중 어느 것으로 형성해도 되지만, 특히 열산화로 형성하는 경우에는, 그 처리 온도는 「SiGe 중의 Ge가 확산하지 않을 정도」의 온도, 예를 들면 800℃를 초과하지 않도록 주의한다.
다음으로, 도 3의 (a) 및 (b)에 도시한 바와 같이, Si 기판(1)의 상방 전체면에 SiN막(15)을 형성한다. 이 SiN막(15)은, Si층(13)을 지지하는 지지체로서 기능함과 함께, 후의 공정에서 CMP 처리에 대한 스톱퍼층으로서 기능하는 막이다. SiN 막(15)의 형성은, 예를 들면 CVD법으로 행한다. 여기에서는, 리세스 LOCOS층(7)의 표면과, 벌크 영역의 Si 기판(1) 표면과, SBSI 영역의 Si층(13) 표면이 거의 동일한 높이로 되어 있으므로, SiN막(15)을 평탄하게 형성할 수 있다.
다음으로, 포토리소그래피 및 에칭 기술에 의해, SiN막(15)을 순차적으로, 부분적으로 에칭한다. 이에 의해, 도 4의 (a) 및 (b)에 도시한 바와 같이, SOI 영역의 SiGe층 및 Si층의 각 측면을 노출시키는 홈 H를 Si 기판(1) 위에 형성한다. 여기에서, SOI 영역이란, SBSI 영역 안에서 실제로 SOI 구조가 형성되는 영역이다. 도 4의 (a)에서는, SiN막(15)으로 덮여지고, 홈 H에 의해 평면에서 보아 양측 사이에 위치한 영역(즉, 사선으로 나타내는 영역)이 SOI 영역이다. 또한, 홈 H를 형성하기 위한 에칭 공정에서는, SiGe층의 에칭을 도중에 멈추어 그 일부를 Si 기판(1) 위에 남겨도 되고, Si 기판(1)을 오버 에칭하여 오목부를 형성하도록 하여도 된다.
다음으로, 도 5의 (a)의 화살표로 나타낸 바와 같이, 홈 H를 통하여 예를 들면 불질산 용액을 Si층(13) 및 SiGe층의 각 측면에 접촉시켜서, SiGe층을 선택적으로 에칭하여 제거한다. 이에 의해, 도 5의 (b)에 도시한 바와 같이, Si층(13)과 Si 기판(1) 사이에 공동부(25)를 형성한다. 불질산 용액을 이용한 웨트 에칭에서는, Si와 비교하여 SiGe의 에칭 레이트가 크므로(즉, Si에 대한 에칭의 선택비가 크므로), Si 기판(1)이나 Si층(13)을 남기면서 SiGe층만을 에칭하여 제거하는 것이 가능하다. 공동부(25)의 형성 도중으로부터, Si층(13)은 그 상면이 SiN막(15)에 의해 지지되는 것으로 된다.
다음으로, 도 6의 (a) 및 (b)에 도시한 바와 같이, Si 기판1 및 Si층(13)을 열산화하여, 공동부 내에 SiO2막(즉, BOX층)(31)을 형성한다. 그리고, 도 7의 (a) 및 (b)에 도시한 바와 같이, CVD 등의 방법에 의해, Si 기판(1) 위의 전체면에 절연층(33)을 두껍게 형성하여 홈 H를 매립한다. 절연층(33)은, 예를 들면 SiO2막이다.
다음으로, 도 8의 (a) 및 (b)에 도시한 바와 같이, 절연층(33)에 CMP 처리를 실시하여 그 표면을 평탄화한다. 이 때, 홈 H 이외의 영역에 남겨져 있는 SiN막(15)이 CMP에 대한 스톱퍼층으로서 기능한다. 또한, 리세스 LOCOS층(7)의 표면과, 벌크 영역의 Si 기판(1) 표면이 거의 동일한 높이로 되어 있으므로, 소자 분리 영역으로부터 벌크 영역에 걸쳐서 SiN막(15)은 평탄하게 형성되어 있다. 그 때문에, 이 CMP 공정에서는, SiN막(15) 위의 절연층(33) 전체에 연마 패드를 닿게 할 수 있어, SiN막(15) 위로부터 절연층(33)을 거의 완전히 제거할 수 있다. 즉, 오목부에 남는 형태로 절연층(33)이 남는 일은 없다.
다음으로, 예를 들면, 열 인산 용액을 이용하여 SiN막(15)을 웨트 에칭하여, Si 기판 위로부터 SiN막(15)을 제거한다. 이 때, SOI층(13)의 표면과, 벌크 영역의 Si 기판(1) 표면은 각각 얇은 SiO2막으로 덮여져 있으므로, 열 인산 용액에 의한 표면 산화 등을 방지할 수 있다. 계속해서, 예를 들면 BHF를 이용하여 절연층(33)을 웨트 에칭한다.
이에 의해, 도 9의 (a) 및 (b)에 도시한 바와 같이, SBSI 영역에서 Si층(즉, SOI층)(13)의 표면이 노출한다. 또한, 벌크 영역에서도 SiO2막(3)(예를 들면, 도 1의 (b) 참조) 등이 에칭되어 Si 기판(1) 표면이 노출한다. 도 9의 (a) 및 (b)에 도시한 바와 같이, SOI층(13)의 하측에는 BOX층(31)이 배치되어 있고, 그 주위에는 리세스 LOCOS층(7) 및 절연층(33)이 배치되어 있으므로, SOI층(13)은 Si 기판(1)으로부터 전기적으로 분리된 상태(즉, 부유한 상태)로 되어 있다.
이 이후에는, 예를 들면 통상의 CMOS 프로세스를 이용하여, SOI층(13)과, 벌 크 영역의 Si 기판(1)에 각각 MOS 트랜지스터를 형성한다. 즉, SOI층(13)의 표면 및 벌크 영역의 Si 기판(1) 표면에 각각 Vth 조정용의 이온 주입을 행한다(이 이온 주입은 필수는 아니고, 필요에 따라서 행하는 것이다). 다음으로, 이들 각 표면을 열산화하여, SOI 영역과 벌크 영역에 각각 게이트 산화막(도시하지 않음)을 형성한다. 그리고, CVD 등의 방법에 의해, SOI층(13) 위 및 벌크 영역의 Si 기판(1) 위에 폴리실리콘 등을 형성하고, 이를 포토리소그래피 및 드라이 에칭 기술로 패터닝한다. 이에 의해, 도 10의 (a) 및 (b)에 도시한 바와 같이, SOI층(13) 위에 게이트 산화막을 개재하여 게이트 전극(53)을 형성함과 함께, 벌크 영역의 Si 기판(1) 위에 게이트 산화막을 개재하여 게이트 전극(54)을 형성한다.
여기서, SOI층(13)의 표면과, 벌크 영역의 Si 기판(1) 표면은, 거의 동일한 높이로 되어 있으므로, 게이트 전극(53, 54)을 거의 동일한 높이로 형성할 수 있다. 게이트 전극(53, 54)을 형성한 후에는, 이 게이트 전극(53, 54) 등을 마스크로 하여, As, P, B 등의 불순물을 SOI층(13) 및 벌크 영역의 Si 기판(1)에 이온 주입하고, 또한, 이들 불순물을 활성화하기 위한 열 처리를 행한다. 이에 의해, 게이트 전극(53, 54)의 양측에 소스 및 드레인(도시하지 않음)을 형성한다.
이와 같이, 본 발명의 제1 실시 형태에 따르면, SOI층(13)의 표면과, 벌크 영역의 Si 기판(1) 표면을 동일한 높이로 일치시킬 수 있어, 게이트 전극(53, 54)을 동일한 높이로 형성할 수 있다. 따라서, 게이트 전극(53, 54)을 형성할 때의 포토리소그래피 공정에서는, SOI 영역에 대한 초점 심도와 벌크 영역에 대한 초점 심도를 거의 일치시킬 수 있어, SOI 영역 및 벌크 영역의 양방에 대하여 포커스를 동시에 맞추는 것이 가능하게 된다. 그 때문에, SOI 영역 및 벌크 영역에 대하여 개개로 포커스를 맞추어서 노광 처리를 행한 경우와 비교하여, 포커스 맞춤의 수고를 저감할 수 있어, 노광 공정에서의 처리 시간 등의 단축이 가능하게 된다. 따라서, 생산 효율이 좋은 반도체 장치의 제조 방법을 제공할 수 있다.
또한, SOI 영역 및 벌크 영역의 양방에 대하여 노광 처리를 일괄하여 행한 경우라도, 양방의 영역에 포커스를 동시에 맞출 수 있으므로, 게이트 전극(53, 54)을 각각 정밀도 좋게 형성할 수 있다. 따라서, 설계값을 따른 가공이 실시되어, 소기의 성능을 발휘하는 것이 가능한 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(2) 제2 실시 형태
상기의 제1 실시 형태에서는, SBSI 영역의 Si 기판(1)에 오목부(9)을 형성하고, 이 오목부(9)에 SiGe층(11)과 Si층(13)을 선택 에피택셜 성장시킴으로써, Si층(13)의 표면 높이를 벌크 영역의 Si 기판(1) 표면의 높이에 가깝게 하는 경우에 대해 설명하였다. 특히, 오목부(9)의 깊이 d=SiGe층(11) 및 Si층(13)의 막 두께의 합계값으로 한 경우에는, SOI 영역의 Si층(13) 표면과, 벌크 영역의 Si 기판(1) 표면의 고저차를 거의 제로(0)로 할 수 있다.
그러나, 상기 표면 간의 고저차를 저감시키는 방법은 이에 한정되는 것은 아니다. 예를 들면, SBSI 영역의 Si 기판(1)을 에칭하여 오목부를 형성하는 것은 아니고, 벌크 영역의 Si 기판 위에 Si층을 에피택셜 성장시킴으로써, 상기 고저차를 실질적으로 저감하는 것도 가능하다. 이는, Si 기판 표면에 Si층을 직접 에피택셜 성장시킨 경우에는, Si층이 실질적으로 기판 표면으로 되기 때문이다. 제2 실시 형태에서는, 이러한 방법에 대하여 설명한다.
도 11의 (a)∼(d)는, 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 도 11의 (a)∼(d)에서, 제1 실시 형태에서 설명한 도 1∼도 10과 동일한 구성 및 동일한 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 상세한 설명은 생략한다.
도 11의 (a)에서는, 우선 처음에, 소자 분리 영역의 Si 기판(1)에 리세스 LOCOS층(107)을 형성한다. 리세스 LOCOS층(107)의 형성 방법은 제1 실시 형태와 마찬가지이지만, 여기에서는, 도 11의 (b)에 도시한 바와 같이, 리세스 LOCOS층(107)의 표면이 Si 기판(1) 표면보다도 상측에 위치하고, 또한, 그 표면 간의 단차 L이 후공정에서 형성되는 Si층(13)의 두께와 동일한 정도로 되도록, 리세스 LOCOS층(107)을 형성한다.
여기서, 리세스 LOCOS층(107)의 표면 높이는, 열 산화의 처리 온도나, 처리 시간, 사용하는 가스종 등의 각 파라미터에 의해 변동한다. 또한, 리세스 LOCOS층(107)의 표면 높이는 그 열산화 전에 소자 분리 영역에 형성되는 오목부의 깊이에 의해서도 변동한다. 즉, 동일한 열산화 조건 하에서는, 오목부의 깊이가 얕을 때는 리세스 LOCOS층의 표면 위치가 높아지게 되고, 오목부의 깊이가 깊을 때는 리세스 LOCOS층의 표면 위치가 낮아진다. 오목부의 깊이는, 드라이 에칭의 시간을 길게 하거나 짧게 함으로써 조정 가능하다.
따라서, 상기 열산화에 따른 파라미터 중 적어도 하나 이상을 조정하고, 및/ 또는, 오목부를 형성할 때의 드라이 에칭 시간을 조정함으로써, 리세스 LOCOS층(107)을 상기 형태(즉, 리세스 LOCOS층(107)의 표면이 Si 기판(1) 표면보다도 상측에 위치하고, 또한, 그 표면 간의 단차 L이 후공정에서 형성되는 Si층(13)의 두께와 동일한 정도로 되도록 하는 형태)로 형성하는 것이 가능하다. 이 제2 실시 형태에서는, 예를 들면, 드라이 에칭의 시간을 약간 짧게 하여 오목부를 얕게 형성함으로써, 리세스 LOCOS층(107)을 상기 형태로 형성하는 것으로 한다.
다음으로, 예를 들면, 열 인산 용액을 이용한 웨트 에칭에 의해, SBSI 영역 및 벌크 영역 위로부터 산화 방지용의 SiN막을 제거한다. 그리고, 포토리소그래피 및 에칭 기술에 의해, SBSI 영역의 Si 기판(1) 위로부터 SiO2막(3)을 제거한다. SiO2막(3)의 에칭은 예를 들면 BHF 등을 이용한 웨트 에칭, 또는 드라이 에칭으로 행한다.
다음으로, 도 11의 (c)에 도시한 바와 같이, SBSI 영역의 Si 기판(1) 표면에 단결정 구조의 실리콘 게르마늄(SiGe)층(11)을 선택 에피택셜 성장시킨다. 이 때, 벌크 영역의 Si 기판(1) 표면은 SiO2막(3)으로 덮여져 있으므로, 그 위에 SiGe층(11)이 형성되는 것을 방지할 수 있다. 다음으로, SiO2막(3)을 예를 들면 BHF 등으로 웨트 에칭하여, 벌크 영역의 Si 기판(1) 표면을 노출시킨다. 그리고, 도 11의 (d)에 도시한 바와 같이, SBSI 영역의 SiGe층(11) 표면과 벌크 영역의 Si 기판(1) 표면에 단결정 구조의 Si층(13)을 선택 에피택셜 성장시킨다.
여기서, 리세스 LOCOS층(107) 표면과, Si 기판(1) 표면 사이의 단차 L(도 11 의 (b) 참조)은 Si층(13)의 두께와 동일한 정도의 크기로 되어 있다. 따라서, 도 11의 (d)에 도시한 바와 같이, Si층(13)을 형성한 후에는, 리세스 LOCOS층(107)의 표면과, 벌크 영역의 Si층(13) 표면이 거의 동일한 높이로 맞추어지는 것으로 된다. 즉, SBSI 영역의 Si층(13) 표면과, 벌크 영역의 Si층(13) 표면과, 리세스 LOCOS층(107)의 표면이 거의 동일한 높이로 맞추어지는 것으로 된다(엄밀하게 말하면, SBSI 영역의 Si층(13) 표면은 벌크 영역의 Si층(13) 표면보다도 SiGe층(11)의 두께분만큼 높은 위치에 존재한다. SiGe층(11)의 두께는 예를 들면 30㎚ 정도임).
이 이후의 공정은, 제1 실시 형태와 동일하다. 즉, SiGe층(11)을 제거하여, 벌크 영역의 Si 기판(1)과 Si층(13) 사이에 공동부를 형성한다. 다음으로, 이 공동부 내에 BOX층을 형성한다. 그 후, Si층(즉, SOI층)(13)과, 벌크 영역의 Si 기판 표면에 각각 M0S 트랜지스터 등을 형성한다.
이와 같이, 본 발명의 제2 실시 형태에 따르면, SOI층(13) 표면과, 벌크 영역의 Si 기판(1) 표면의 고저차를 실질적으로 제로에 가깝게 할 수 있어, 게이트 전극(53, 54)을 거의 동일한 높이로 형성할 수 있으므로, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
상기의 제1, 제2 실시 형태에서는, Si 기판(1)이 본 발명의 「반도체 기판」에 대응하여, SiGe 층(11)이 본 발명의 「제1 반도체층」에 대응하고, Si층(SOI층)(13)이 본 발명의 「제2 반도체층」또는 「반도체층」에 대응하고 있다. 또한, SiO2막(3)이 본 발명의 「보호막」에 대응하고, 오목부(9)이 본 발명의 「오목부」 에 대응하고 있다. 또한, BOX층(31)이 본 발명의 「매립 절연막」 또는 「절연막」에 대응하고 있다.
도 1은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 도면(그1).
도 2는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 도면(그2).
도 3은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 도면(그3).
도 4는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 도면(그4).
도 5는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 도면(그5).
도 6은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 도면(그6).
도 7은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 도면(그7).
도 8은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 도면(그8).
도 9는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 도면(그9).
도 10은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 도면(그 10).
도 11은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : Si 기판
3 : SiO2막
7, 107 : 리세스 LOCOS층(소자 분리층)
9 : 오목부
11 : SiGe층
13 : Si층(SOI층)
15 : SiN막
25 : 공동부
31 : SiO2막(BOX층)
33 : 절연층
53, 54 : 게이트 전극
H : 홈

Claims (7)

  1. SOI 영역과 벌크 영역을 동일한 반도체 기판에 갖는 반도체 장치의 제조 방법으로서,
    SOI 영역의 상기 반도체 기판을 에칭하여 오목부를 형성하는 공정과,
    SOI 영역의 상기 반도체 기판 위에 제1 반도체층 및 제2 반도체층을 순차적으로 형성하여 상기 오목부를 매립하는 공정과,
    상기 제2 반도체층과 상기 제1 반도체층을 부분적으로 에칭하여, SOI 영역의 상기 제1 반도체층의 측면을 노출시키는 홈을 형성하는 공정과,
    상기 제2 반도체층보다도 상기 제1 반도체층 쪽이 에칭되기 쉬운 에칭 조건에서, 상기 홈을 통하여 상기 제1 반도체층을 에칭함으로써, SOI 영역의 상기 반도체 기판과 상기 제2 반도체층 사이에 공동부를 형성하는 공정과,
    상기 공동부 내에 매립 절연막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 오목부를 형성하는 공정에서는, 상기 오목부의 깊이가 상기 제1 반도체층 및 상기 제2 반도체층의 막 두께의 합계값과 동일한 크기로 되도록 상기 반도체 기판을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층을 형성하기 전에, 벌크 영역의 상기 반도체 기판 위에 보호막을 형성함과 함께, SOI 영역의 상기 반도체 기판의 표면을 상기 보호막 아래로부터 노출시키는 공정을 더 포함하고,
    상기 제1 반도체층 및 상기 제2 반도체층을 형성하는 공정에서는, 상기 보호막 아래로부터 노출되어 있는 상기 반도체 기판의 표면에 상기 제1 반도체층을 선택 에피택셜 성장시키고, 상기 제1 반도체층의 표면에 상기 제2 반도체층을 선택 에피택셜 성장시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 반도체층을 형성하는 공정과, 상기 공동부를 형성하는 공정 사이에,
    상기 제2 반도체층을 지지하는 지지체를, SOI 영역의 상기 제2 반도체층 위로부터 SOI 영역 주변의 상기 반도체 기판 위에 걸쳐서 형성하는 공정을 더 포함하고,
    상기 공동부를 형성하는 공정에서는, SOI 영역의 상기 제2 반도체층을 상기 지지체로 지지한 상태에서 그 제2 반도체층 아래의 상기 제1 반도체층을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 오목부를 형성하기 전에, SOI 영역 주변의 상기 반도체 기판에 소자 분리층으로서 리세스 LOCOS층을 형성하는 공정을 더 포함하고,
    상기 지지체를 형성하는 공정에서는, SOI 영역의 상기 반도체층 위로부터 상기 리세스 LOCOS층 위에 걸쳐서 상기 지지체를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. SOI 영역과 벌크 영역을 동일한 반도체 기판에 갖는 반도체 장치의 제조 방법으로서,
    SOI 영역의 상기 반도체 기판 위에 제1 반도체층을 형성함과 함께, 벌크 영역의 상기 반도체 기판 위에는 상기 제1 반도체층을 형성하지 않는 공정과,
    SOI 영역의 상기 제1 반도체층 위와, 벌크 영역의 상기 반도체 기판 위에 각각 제2 반도체층을 형성하는 공정과,
    상기 제2 반도체층과 상기 제1 반도체층을 부분적으로 에칭하여, SOI 영역의 상기 제1 반도체층의 측면을 노출시키는 홈을 형성하는 공정과,
    상기 제2 반도체층보다도 상기 제1 반도체층 쪽이 에칭되기 쉬운 에칭 조건에서, 상기 홈을 통하여 상기 제1 반도체층을 에칭함으로써, SOI 영역의 상기 반도체 기판과 상기 제2 반도체층 사이에 공동부를 형성하는 공정과,
    상기 공동부 내에 매립 절연막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. SOI 영역과 벌크 영역을 동일한 반도체 기판에 갖는 반도체 장치로서,
    SOI 영역의 상기 반도체 기판의 표면으로부터 그 내부에 걸쳐서 형성된 오목부와,
    상기 오목부 내에 형성된 절연막과,
    상기 절연막 위에 형성된 반도체층을 갖고,
    상기 반도체층의 표면과, 벌크 영역의 상기 반도체 기판 표면이 동일한 높이로 되어 있는 것을 특징으로 하는 반도체 장치.
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