JP2008244105A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【解決手段】SOI領域のSi基板1をエッチングして凹部を形成する工程と、SOI領域のSi基板1上にSiGe層11及びSi層13を順次形成して凹部を埋め込む工程と、Si層13とSiGe層11とを部分的にエッチングして、SOI領域のSiGe層11の側面を露出させる溝を形成する工程と、この溝を介してSiGe層11を選択的にエッチングすることによって、SOI領域のSi基板1とSi層13との間に空洞部を形成する工程と、空洞部内にBOX層を形成する工程と、を含み、凹部を形成する工程では、凹部の深さがSiGe層11及びSi層13の膜厚の合計値と同じ大きさとなるようにSi基板1をエッチングする。
【選択図】図2
Description
本発明は、このような事情に鑑みてなされたものであって、SOI領域とバルク領域とを同一基板に混載した半導体装置において、生産効率の良い半導体装置の製造方法を提供することを目的の一つとする。また、信頼性の高い半導体装置を提供することを目的の一つとする。
発明2の半導体装置の製造方法は、発明1の半導体装置の製造方法において、前記凹部を形成する工程では、前記凹部の深さが前記第1半導体層及び前記第2半導体層の膜厚の合計値と同じ大きさとなるように前記半導体基板をエッチングすることを特徴とするものである。
このような方法によれば、バルク領域の半導体基板上に第1半導体層及び第2半導体層が形成されないようにすることができる。
このような方法によれば、空洞部を形成してから埋め込み絶縁膜を形成するまでの間、第2半導体層が空洞部内に落ち込む(即ち、陥没する)ことを防ぐことができる。
このような方法によれば、単なるLOCOS層を形成する場合と比べて、半導体基板の表面と素子分離層の表面とをほぼ同一の高さに揃えることが可能であり、半導体装置の平坦性の向上に寄与することができる。
このような方法によれば、バルク領域の第2半導体層の表面高さをSOI領域の第2半導体層の表面高さに近づけることができる。従って、SOI領域及びバルク領域にそれぞれ素子を高低差少なく形成することができる。
このような構成であれば、SOI領域の半導体層と、バルク領域の半導体基板にそれぞれトランジスタ等の素子を同じ高さで形成することができる。
(1)第1実施形態
図1〜図10は本発明の第1実施形態に係る半導体装置の製造方法を示す図であり、図1(a)〜図10(a)は半導体装置の製造方法を示す平面図、図1(b)〜図10(b)は図1(a)〜図10(a)をX1−X´1線〜X10−X´10線でそれぞれ切断したときの断面図である。なお、図10(a)では、図面の複雑化を回避するために、絶縁層33の記載を省略している。
次に、図8(a)及び(b)に示すように、絶縁層33にCMP処理を施してその表面を平坦化する。このとき、溝H以外の領域に残されているSiN膜15がCMPに対するストッパー層として機能する。また、リセスLOCOS層7の表面と、バルク領域のSi基板1表面とがほぼ同一の高さとなっているので、素子分離領域からバルク領域にかけてSiN膜15は平坦に形成されている。それゆえ、このCMP工程では、SiN膜15上の絶縁層33全体に研磨パッドを当てることができ、SiN膜15上から絶縁層33をほぼ完全に除去することができる。つまり、窪みに残るような形で絶縁層33が残ることはない。
また、SOI領域及びバルク領域の両方に対して露光処理を一括で行う場合でも、両方の領域にフォーカスを同時に合わせることができるので、ゲート電極53、54をそれぞれ精度良く形成することができる。よって、設計値に沿った加工が施され、所期の性能を発揮することが可能な信頼性の高い半導体装置を提供することができる。
上記の第1実施形態では、SBSI領域のSi基板1に凹部9を形成し、この凹部9にSiGe層11とSi層13とを選択エピタキシャル成長させることによって、Si層13の表面高さをバルク領域のSi基板1表面の高さに近づける場合について説明した。特に、凹部9の深さd=SiGe層11及びSi層13の膜厚の合計値とした場合には、SOI領域のSi層13表面と、バルク領域のSi基板1表面の高低差をほぼゼロ(0)にすることができる。
図11(a)では、まず始めに、素子分離領域のSi基板1にリセスLOCOS層107を形成する。リセスLOCOS層107の形成方法は第1実施形態と同様であるが、ここでは、図11(b)に示すように、リセスLOCOS層107の表面がSi基板1表面よりも上側に位置し、且つ、その表面間の段差Lが後工程で形成されるSi層13の厚さと同程度となるように、リセスLOCOS層107を形成する。
このように、本発明の第2実施形態によれば、SOI層13表面と、バルク領域のSi基板1表面の高低差を実質的にゼロに近づけることができ、ゲート電極53、54をほぼ同じ高さで形成することができるので、第1実施形態と同様の効果を得ることができる。
Claims (7)
- SOI領域とバルク領域とを同一の半導体基板に有する半導体装置の製造方法であって、
SOI領域の前記半導体基板をエッチングして凹部を形成する工程と、
SOI領域の前記半導体基板上に第1半導体層及び第2半導体層を順次形成して前記凹部を埋め込む工程と、
前記第2半導体層と前記第1半導体層とを部分的にエッチングして、SOI領域の前記第1半導体層の側面を露出させる溝を形成する工程と、
前記第2半導体層よりも前記第1半導体層の方がエッチングされ易いエッチング条件で、前記溝を介して前記第1半導体層をエッチングすることによって、SOI領域の前記半導体基板と前記第2半導体層との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記凹部を形成する工程では、前記凹部の深さが前記第1半導体層及び前記第2半導体層の膜厚の合計値と同じ大きさとなるように前記半導体基板をエッチングすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1半導体層及び前記第2半導体層を形成する前に、バルク領域の前記半導体基板上に保護膜を形成すると共に、SOI領域の前記半導体基板の表面を前記保護膜下から露出させる工程、をさらに含み、
前記第1半導体層及び前記第2半導体層を形成する工程では、前記保護膜下から露出している前記半導体基板の表面に前記第1半導体層を選択エピタキシャル成長させ、前記第1半導体層の表面に前記第2半導体層を選択エピタキシャル成長させることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。 - 前記第2半導体層を形成する工程と、前記空洞部を形成する工程との間に、
前記第2半導体層を支持する支持体を、SOI領域の前記第2半導体層上からSOI領域周辺の前記半導体基板上にかけて形成する工程、をさらに含み、
前記空洞部を形成する工程では、SOI領域の前記第2半導体層を前記支持体で支持した状態で当該第2半導体層下の前記第1半導体層をエッチングすることを特徴とする請求項1から請求項3の何れか一項に記載の半導体装置の製造方法。 - 前記凹部を形成する前に、SOI領域周辺の前記半導体基板に素子分離層としてリセスLOCOS層を形成する工程、をさらに含み、
前記支持体を形成する工程では、SOI領域の前記半導体層上から前記リセスLOCOS層上にかけて前記支持体を形成することを特徴とする請求項4に記載の半導体装置の製造方法。 - SOI領域とバルク領域とを同一の半導体基板に有する半導体装置の製造方法であって、
SOI領域の前記半導体基板上に第1半導体層を形成すると共に、バルク領域の前記半導体基板上には前記第1半導体層を形成しない工程と、
SOI領域の前記第1半導体層上と、バルク領域の前記半導体基板上とにそれぞれ第2半導体層を形成する工程と、
前記第2半導体層と前記第1半導体層とを部分的にエッチングして、SOI領域の前記第1半導体層の側面を露出させる溝を形成する工程と、
前記第2半導体層よりも前記第1半導体層の方がエッチングされ易いエッチング条件で、前記溝を介して前記第1半導体層をエッチングすることによって、SOI領域の前記半導体基板と前記第2半導体層との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - SOI領域とバルク領域とを同一の半導体基板に有する半導体装置であって、
SOI領域の前記半導体基板の表面からその内部にかけて形成された凹部と、
前記凹部内に形成された絶縁膜と、
前記絶縁膜上に形成された半導体層と、を有し、
前記半導体層の表面と、バルク領域の前記半導体基板表面とが同一の高さとなっていることを特徴とする半導体装置。
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