KR100708798B1 - 반도체 기판, 반도체 장치, 반도체 기판의 제조 방법 및반도체 장치의 제조 방법 - Google Patents

반도체 기판, 반도체 장치, 반도체 기판의 제조 방법 및반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명은, 반도체층의 결정 품질을 양호하게 유지하면서, 서로 다른 막 두께를 갖는 반도체층을 절연층 상에 형성하는 것을 목적으로 한다. 이를 위해, 후막 반도체 영역 R2의 제1 단결정 반도체층(12a, 12b)을 에칭 제거함과 함께, 박막 반도체 영역 R3의 제1 단결정 반도체층(12c, 12d)을 에칭 제거하고, 후막 반도체 영역 R2의 제2 단결정 반도체층(13a) 및 박막 반도체 영역 R3의 제2 단결정 반도체층(13c)이 소실할 때까지, 반도체 기판(11), 제2 단결정 반도체층(13a∼13d) 및 지지체(16)의 열 산화를 행함으로써, 후막 반도체 영역 R2의 제2 단결정 반도체층(13b) 및 박막 반도체 영역 R3의 제2 단결정 반도체층(13d) 아래에 절연층(18)을 형성한다.
산화막, 단결정 반도체층, 소자 분리용 홈, 게이트 전극, 불순물 확산층

Description

반도체 기판, 반도체 장치, 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법{SEMICONDUCTOR SUBSTRATE, SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도.
도 2는 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 3은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도.
도 4는 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 5는 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도.
도 6은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 7은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도.
도 8은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 9는 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도.
도 10은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 11은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도.
도 12는 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 13은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도.
도 14는 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 15는 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도.
도 16은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 17은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도.
도 18은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 19는 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도.
도 20은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 21은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도.
도 22는 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 23은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도.
도 24는 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 25는 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도.
도 26은 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
R1 : 무BOX층 영역
R2 : 후막 반도체 영역
R3 : 박막 반도체 영역
10 : 산화막
11 : 반도체 기판
12a∼12d : 제1 단결정 반도체층
13a∼13d : 제2 단결정 반도체층
14 : 희생 산화막
15 : 산화 방지막
M1, M2, M3 : 소자 분리용 홈,
16 : 지지체
17 : 공동부
18 : 산화막
19 : 매립 절연층
20a, 20b : 게이트 절연막
21a, 21b : 게이트 전극
22a, 22b : 소스/드레인층
22c : 불순물 확산층
[특허 문헌 1] 일본 특개평7-225410호 공보
[특허 문헌 2] 일본 특개 제2003-158091호 공보
[특허 문헌 3] 일본 특개 제2002-299591호 공보
본 발명은 반도체 기판, 반도체 장치, 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법에 관한 것으로, 특히, SOI(Silicon On Insulator) 기판 상에 형성된 전계 효과 트랜지스터에 적용하기에 적합한 것이다.
SOI 기판 상에 형성된 전계 효과 트랜지스터는, 소자 분리의 용이성, 래치 업 프리, 소스/드레인 접합 용량이 작은 점 등에서, 그 유용성이 주목받고 있다.
또한, 예를 들면, 특허 문헌 1에는, 고내압 전계 효과 트랜지스터를 SOI 기판 상에 형성하는 방법이 개시되어 있다. 또한, 특허 문헌 2에는, 서브 미크론 정도로 미세화된 전계 효과 트랜지스터를 SOI 기판 상에 형성하는 방법이 개시되어 있다.
여기서, 용도가 상이한 반도체 소자에서는, 최적의 SOI층의 막 두께가 상이하다. 즉, 높은 전압 부하가 걸리는 고내압 전계 효과 트랜지스터에서는, PN 접합 내압을 확보하기 위해, SOI층을 후막화할 필요가 있어서, SOI층의 막 두께는 ㎛ 오더로 된다. 예를 들면, 100V 정도의 드레인 내압을 갖는 고내압 전계 효과 트랜지스터에서는, SOI층의 막 두께는 수 ㎛ 정도만 필요하게 된다.
한편, 서브 미크론 정도로 미세화된 전계 효과 트랜지스터에서는, 단채널 효과에 의한 펀치 쓰루 누설이나 임계값 저하를 억제하기 위해, BOX층을 박막화할 필요가 있으며, BOX층의 막 두께는 수백 Å 오더로 된다. 예를 들면, 실행 채널 길이가 0.1㎛ 이하로 되면, SOI층의 막 두께를 50㎚ 이하로 설정할 필요가 있다.
한편, 유비쿼터스 사회의 도래에 수반하여, 정보 휴대 기기의 소형화, 저소비 전력화, 다기능화, 대용량화를 한층 촉진하기 위해, 여러가지의 내압을 갖는 디바이스나 디지털과 아날로그의 디바이스를 1칩 상에 혼재하는 것이 가능한 SOC(System On Chip) 기술이 주목받고 있다.
또한, 특허 문헌 3에는, SOI 기판 상에서 SOC를 실현할 수 있도록 하기 위해, 반도체 기판의 주면으로부터 상이한 깊이로 절연막을 매립함으로써, 용도가 상이한 반도체 소자를 그 용도에 적합한 두께를 갖는 활성층 내에 형성하는 방법이 개시되어 있다.
그러나, 특허 문헌 1, 2에 개시된 방법에서는, BOX층의 막 두께는 SOI 기판에서 일정하게 유지된다. 이 때문에, 용도가 상이한 반도체 소자를 SOI 기판 상에 형성하기 위해서는, 용도마다 반도체 소자를 별개의 SOI 기판 상에 구별하여 만들 필요가 있어서, SOC를 실현하는 데 있어서의 장해로 된다는 문제가 있었다.
또한, 특허 문헌 3에 개시된 방법에서는, 반도체 기판의 주면으로부터 상이한 깊이로 절연막을 매립하기 위해서, 상이한 에너지로 산소 이온을 실리콘 기판에 주입하는 것이 행해진다. 이 때문에, 실리콘 기판에 물리적 손상이 발생하여, SOI층의 결정성이나 순도가 열화되기 때문에, SOI층에 반도체 소자를 형성하면, PN 접합 누설 등에 기인하여 특성의 열화를 야기한다는 문제가 있었다.
또한, 특허 문헌 3에 개시된 방법에서는, BOX층과 소자 분리층 간에 마스크 어긋남이 발생하면, BOX층의 누락이나 중복이 발생한다. 이 때문에, 반도체 소자의 소자 분리 간격이 커지거나, 소자 분리 영역 근방의 소자의 특성 열화가 발생하여, 반도체 소자의 집적도가 저하되거나, 반도체 소자의 신뢰성이 열화되는 등의 문제가 있었다.
따라서, 본 발명의 목적은, 반도체층의 결정 품질을 양호하게 유지하면서, 서로 다른 막 두께를 갖는 반도체층을 절연층 상에 형성하는 것이 가능한 반도체 기판, 반도체 장치, 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법을 제공하는 것이다.
전술한 과제를 해결하기 위해, 본 발명의 일 양태에 따른 반도체 기판에 따르면, 반도체 기재와, 상기 반도체 기재 상의 적어도 일부의 영역에 형성된 절연층과, 상기 절연층 상에 배치되며, 에피택셜 성장에 의해 성막된 막 두께가 서로 다 른 단결정 반도체층을 구비하는 것을 특징으로 한다.
이에 따라, 단결정 반도체층에 부여하는 물리적 손상을 억제하면서, 반도체 소자의 용도에 적합하도록 단결정 반도체층의 막 두께를 설정할 수 있다. 이 때문에, 각각 최적의 막 두께를 갖는 단결정 반도체층 상에 용도가 상이한 반도체 소자를 형성하는 것이 가능하게 됨과 함께, 단결정 반도체층의 결정성이나 순도의 열화를 억제하는 것을 가능하게 하여, 높은 유동성을 확보하면서, 접합 누설을 저감할 수 있다.
이 결과, 단채널 효과를 억제하는 것을 가능하게 하면서, 전계 효과 트랜지스터의 고속화 및 미세화를 도모하는 것이 가능하게 됨과 함께, PN 접합 내압을 확보하는 것을 가능하게 하면서, 고내압 전계 효과 트랜지스터를 동일한 SOI 기판 상에 형성하는 것이 가능하게 된다. 이 때문에, 시스템 온 칩을 동일한 SOI 기판 상에서 실현하는 것이 가능하게 되어, 반도체 장치의 소형화, 저소비 전력화, 다기능화 및 대용량화를 촉진할 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 기판에 따르면, 반도체 기재와, 상기 반도체 기재 상의 제1 영역에 형성된 제1 절연층과, 상기 제1 절연층 상에 형성된 제1 단결정 반도체층과, 상기 반도체 기재 상의 제2 영역에 형성되고, 에칭 시의 선택비가 상이한 반도체층이 교대로 적층된 적층 구조와, 상기 적층 구조 위에 형성된 제2 절연층과, 상기 제2 절연층 상에 형성된 제2 단결정 반도체층을 구비하는 것을 특징으로 한다.
이에 따라, 반도체층이 교대로 적층된 적층 구조 위에 형성된 제2 절연층 상 에 제2 단결정 반도체층을 배치하는 것이 가능하게 됨과 함께, 반도체 기재 상에 직접 형성된 제1 절연층 상에 제1 단결정 반도체층을 배치하는 것이 가능하게 된다. 이 때문에, 반도체 기재 상에서, 제1 절연층과 제2 절연층이 배치되는 높이를 상이하게 하는 것이 가능하게 되어서, 제1 단결정 반도체층과 제2 단결정 반도체층 사이에서 평탄화를 도모하는 것을 가능하게 하면서, 제1 단결정 반도체층과 제2 단결정 반도체층과의 막 두께를 서로 다르게 할 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 장치에 따르면, 반도체 기판과, 상기 반도체 기판 상의 일부의 영역에 형성된 절연층과, 상기 절연층 상에 배치되며, 에피택셜 성장에 의해 성막된 단결정 반도체층과, 상기 반도체 기판과 상기 단결정 반도체층에 형성된 서로 용도가 다른 반도체 소자를 구비하는 것을 특징으로 한다.
또한, 본 발명의 일 양태에 따른 반도체 장치에 따르면, 반도체 기판과, 상기 반도체 기판 상의 적어도 일부의 영역에 형성된 절연층과, 상기 절연층 상에 배치되며, 에피택셜 성장에 의해 성막된 막 두께가 서로 다른 단결정 반도체층과, 상기 단결정 반도체층에 형성된 서로 용도가 다른 반도체 소자를 구비하는 것을 특징으로 한다.
이에 따라, 반도체 소자를 용도마다 별개의 SOI 기판 상에 구별하여 만들지 않고, 각각 최적의 막 두께를 갖는 단결정 반도체층 상에 용도가 상이한 반도체 소자를 형성하는 것이 가능하게 되어서, 시스템 온 칩의 고성능화를 도모할 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 장치에 따르면, 반도체 기판과, 상기 반도체 기판 상의 일부의 영역에 형성된 절연층과, 상기 절연층 상에 배치되며, 에피택셜 성장에 의해 성막된 막 두께가 서로 다른 단결정 반도체층과, 상기 반도체 기판과, 상기 막 두께가 서로 다른 단결정 반도체층에 형성된 각각 용도가 상이한 반도체 소자를 구비하는 것을 특징으로 한다.
또한, 본 발명의 일 양태에 따른 반도체 장치에 따르면, 상기 단결정 반도체층을 수평 방향으로 소자 분리하는 소자 분리 영역을 더 구비하며, 상기 막 두께가 서로 다른 단결정 반도체층은 상기 소자 분리 영역 간에 자기 정합적으로 배치되어 있는 것을 특징으로 한다.
이에 따라, 단결정 반도체층의 누락이나 중복을 방지하는 것을 가능하게 하면서, 반도체 소자의 용도마다 단결정 반도체층의 막 두께를 상이하게 하는 것이 가능하게 된다. 이 때문에, 서로 용도가 다른 반도체 소자를 동일한 SOI 기판 상에 형성하는 것을 가능하게 하면서, 반도체 소자의 고집적화 및 고신뢰성화를 도모할 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 장치에 따르면, 상기 반도체 기판에는 보호 회로 또는 트렌치 메모리 셀이 배치되며, 상기 막 두께가 서로 다른 단결정 반도체층 중, 막 두께가 얇은 쪽의 단결정 반도체층에는, 완전 공핍형 전계 효과 트랜지스터가 배치되고, 막 두께가 두꺼운 쪽의 단결정 반도체층에는, 부분 공핍형 전계 효과 트랜지스터 또는 바이폴라 트랜지스터가 배치되어 있는 것을 특징으로 한다.
이에 따라, 고속·저파워 반도체 소자에서는, 실행 채널 길이가 0.1㎛ 이하일 때, 단결정 반도체층의 막 두께를 50㎚ 이하로 하는 것이 가능하게 되어서, 단 채널 효과가 억제됨과 함께, 고성능화 및 고신뢰성화된 미세 트랜지스터를 제공할 수 있다. 또한, 높은 전압 부하가 걸리는 트랜지스터에서는, 단결정 반도체층의 막 두께를 후막화하는 것이 가능하게 되어, 높은 접합 내압이나 대전류 용량을 확보하는 것을 가능하게 하여서, 고성능화 및 고신뢰성화된 고내압·대전류 트랜지스터를 제공할 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 기판의 제조 방법에 따르면, 제1 반도체층보다도 에칭 시의 선택비가 작은 제2 반도체층이 상기 제1 반도체층 상에 적층된 제1 적층 구조를 반도체 기재 상에 형성하는 공정과, 제3 반도체층보다도 에칭 시의 선택비가 작은 제4 반도체층이 상기 제3 반도체층 상에 적층된 제2 적층 구조를 상기 제1 적층 구조 상의 일부의 영역에 형성하는 공정과, 상기 제1 반도체층에서부터 상기 제4 반도체층을 관통하여 상기 반도체 기재를 노출시키는 제1 홈을 형성하는 공정과, 상기 반도체 기재 상에서 상기 제2 반도체층 및 제4 반도체층을 지지하는 지지체를 상기 제1 홈 내의 상기 제1 반도체층에서부터 상기 제4 반도체층의 측벽에 형성하는 공정과, 상기 제1 반도체층의 적어도 일부를 상기 제2 반도체층으로부터 노출시키는 제2 홈을, 상기 제1 홈에 의해 구분된 제1 영역에 형성하는 공정과, 상기 제3 반도체층의 적어도 일부를 상기 제4 반도체층으로부터 노출시키는 제3 홈을, 상기 제1 홈에 의해 구분된 제2 영역에 형성하는 공정과, 상기 제2 홈 및 제3 홈을 통해 상기 제1 반도체층 및 제3 반도체층을 선택적으로 에칭함으로써, 상기 제2 반도체층 및 제4 반도체층 아래에 공동부를 형성하는 공정과, 상기 공동부를 통해 상기 제2 반도체층 및 제4 반도체층의 열 산화를 행함으로써, 상 기 제2 반도체층 및 제4 반도체층 아래에 배치된 절연층을 형성하는 공정을 포함하는 것을 특징으로 한다.
이에 따라, 제1 홈 내에 형성된 지지체를 개재하여, 제2 반도체층 및 제4 반도체층을 반도체 기재 상에서 지지하는 것이 가능하게 됨과 함께, 제2 반도체층 및 제4 반도체층으로부터 각각 노출하는 제1 반도체층 및 제3 반도체층의 높이를 제1 영역과 제2 영역에서 상이하게 하는 것을 가능하게 하면서, 제2 홈 및 제3 홈을 통해, 제1 반도체층 및 제3 반도체층에 에칭 가스 또는 에칭액을 접촉시키는 것이 가능하게 된다. 이 때문에, 제2 반도체층 및 제4 반도체층을 반도체 기재 상에서 안정적으로 지지하는 것을 가능하게 하면서, 제2 반도체층 및 제4 반도체층 아래에 각각 배치된 제1 반도체층 및 제3 반도체층을 제거하는 것이 가능하게 됨과 함께, 제2 반도체층 및 제4 반도체층 아래에서 각각 제거되는 제1 반도체층 및 제3 반도체층의 높이를 제1 영역과 제2 영역에서 상이하게 하는 것이 가능하게 된다. 이 결과, 제1 반도체층 및 제3 반도체층을 제거한 후에 열 산화에 의해 형성되는 절연층의 높이를 제1 영역과 제2 영역에서 상이하게 하는 것이 가능하게 되어서, 제1 영역과 제2 영역 사이에서의 반도체층의 막 두께를 서로 다르게 할 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 기판의 제조 방법에 따르면, 상기 제2 반도체층, 상기 제4 반도체층 및 상기 지지체는 단결정 Si이며, 상기 제1 반도체층 및 상기 제3 반도체층은 단결정 SiGe인 것을 특징으로 한다.
이에 따라, 제1 내지 제4 반도체층 및 지지체의 격자 정합을 취하는 것을 가능하게 하면서, 제2 반도체층, 제4 반도체층 및 지지체보다도 제1 반도체층 및 제3 반도체층의 에칭 시의 선택비를 크게 하는 것이 가능하게 된다. 이 때문에, 결정 품질이 좋은 제2 반도체층 및 제4 반도체층을 제1 반도체층 및 제3 반도체층 상에 각각 형성하는 것이 가능하게 됨과 함께, 지지체를 제1 홈 내에 안정적으로 형성하는 것이 가능하게 되어서, 제2 반도체층 및 제4 반도체층의 품질을 손상시키지 않고, 막 두께가 서로 다른 단결정 반도체층을 동일한 반도체 기판에 형성할 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 장치의 제조 방법에 따르면, 제1 반도체층보다도 에칭 시의 선택비가 작은 제2 반도체층이 상기 제1 반도체층 상에 적층된 제1 적층 구조를 반도체 기판 상에 형성하는 공정과, 제3 반도체층보다도 에칭 시의 선택비가 작은 제4 반도체층이 상기 제3 반도체층 상에 적층된 제2 적층 구조를 상기 제1 적층 구조 상의 일부의 영역에 형성하는 공정과, 상기 제1 반도체층에서부터 상기 제4 반도체층을 관통하여 상기 반도체 기판을 노출시키는 제1 홈을 형성하는 공정과, 상기 반도체 기판 상에서 상기 제2 반도체층 및 제4 반도체층을 지지하는 지지체를 상기 제1 홈 내의 상기 제1 반도체층에서부터 상기 제4 반도체층의 측벽에 형성하는 공정과, 상기 제1 반도체층의 적어도 일부를 상기 제2 반도체층으로부터 노출시키는 제2 홈을, 상기 제1 홈에 의해 구분된 제1 영역에 형성하는 공정과, 상기 제3 반도체층의 적어도 일부를 상기 제4 반도체층으로부터 노출시키는 제3 홈을, 상기 제1 홈에 의해 구분된 제2 영역에 형성하는 공정과, 상기 제2 홈 및 제3 홈을 통해 상기 제1 반도체층 및 제3 반도체층을 선택적으로 에칭함으로써, 상기 제2 반도체층 및 제4 반도체층 아래에 공동부를 형성하는 공정과, 상 기 공동부를 통해 상기 제2 반도체층 및 제4 반도체층의 열 산화를 행함으로써, 상기 제2 반도체층 및 제4 반도체층 아래에 배치된 절연층을 형성하는 공정과, 서로 용도가 다른 반도체 소자를 상기 제2 반도체층 및 제4 반도체층에 각각 형성하는 공정을 포함하는 것을 특징으로 한다.
이에 따라, 제2 반도체층 및 제4 반도체층의 품질을 손상시키지 않고, 제2 반도체층 및 제4 반도체층 아래에 배치된 절연층의 높이를 상이하게 하는 것이 가능하게 됨과 함께, 막 두께가 서로 다른 제2 반도체층 및 제4 반도체층을 소자 분리 영역 간에 자기 정합적으로 배치할 수 있다. 이 때문에, 제2 반도체층 및 제4 반도체층의 누락이나 중복을 방지하는 것을 가능하게 하면서, 반도체 소자의 용도마다 제2 반도체층 및 제4 반도체층의 막 두께를 각각 상이하게 하는 것이 가능하게 됨과 함께, 서로 용도가 다른 반도체 소자를 제2 반도체층 및 제4 반도체층 상에 각각 형성하는 것이 가능하게 되어서, 시스템 온 칩의 소형화, 저소비 전력화, 다기능화, 대용량화 및 고신뢰성화를 도모하는 것이 가능하게 된다.
〈실시예〉
이하, 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도면을 참조하면서 설명한다.
도 1∼도 26은, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도이다.
도 1 및 도 2에서, 제1 단결정 반도체층(12a, 12b) 및 제2 단결정 반도체층(13a, 13b)을 반도체 기판(11) 상에 교대로 에피택셜 성장하여 적층한다. 또한, 반도체 기판(11), 제1 단결정 반도체층(12a, 12b) 및 제2 단결정 반도체층(13a, 13b)의 재질로서는, 예를 들면, Si, Ge, SiGe, GaAs, InP, GaP, GaN, SiC 등을 이용할 수 있다.
여기서, 제1 단결정 반도체층(12a, 12b)은, 반도체 기판(11) 및 제2 단결정 반도체층(13a, 13b)보다도 에칭 시의 선택비가 큰 재질을 이용할 수 있다. 특히, 반도체 기판(11)이 Si인 경우, 제1 단결정 반도체층(12a, 12b)으로서 SiGe, 제2 단결정 반도체층(13a, 13b)으로서 Si를 이용하는 것이 바람직하다. 이에 따라, 제1 단결정 반도체층(12a, 12b)과 제2 단결정 반도체층(13a, 13b) 간의 격자 정합을 취하는 것을 가능하게 하면서, 제1 단결정 반도체층(12a, 12b)과 제2 단결정 반도체층(13a, 13b) 간의 선택비를 확보할 수 있다.
또한, 반도체 기판(11)에는, 무BOX층 영역 R1, 후막 반도체 영역 R2 및 박막 반도체 영역 R3을 제공할 수 있다. 그리고, 무BOX층 영역 R1에는, 보호 다이오드 또는 바이폴라 트랜지스터를 형성하고, 후막 반도체 영역 R2에는, 부분 공핍형 전계 효과 트랜지스터를 형성하며, 박막 반도체 영역 R3에는, 완전 공핍형 전계 효과 트랜지스터를 형성할 수 있다.
그리고, CVD 등의 방법에 의해, 제2 단결정 반도체층(13b) 상의 전면에 산화막(10)을 퇴적한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여, 산화막(10)을 패터닝함으로써 박막 반도체 영역 R3의 산화막(10)을 제거하여, 박막 반도체 영역 R3의 제2 단결정 반도체층(13b)을 노출시킨다.
그리고, 산화막(10)을 마스크로 하여 에피택셜 성장을 행함으로써, 제1 단결 정 반도체층(12c), 제2 단결정 반도체층(13c) 및 제1 단결정 반도체층(12d)을, 박막 반도체 영역 R3의 제2 단결정 반도체층(13b) 상에 선택적으로 형성한다.
다음으로, 도 3 및 도 4에 도시한 바와 같이, 제2 단결정 반도체층(13b) 상의 산화막(10)을 제거한 후, 제2 단결정 반도체층(13b) 및 제1 단결정 반도체층(12d) 상에 에피택셜 성장을 행함으로써, 제2 단결정 반도체층(13d)을 제2 단결정 반도체층(13b) 및 제1 단결정 반도체층(12d) 상에 형성한다.
또한, 제1 단결정 반도체층(12c, 12d) 및 제2 단결정 반도체층(13c, 13d)의 재질로서는, 예를 들면, Si, Ge, SiGe, GaAs, InP, GaP, GaN, SiC 등을 이용할 수 있다. 여기서, 제1 단결정 반도체층(12c, 12d)은, 제2 단결정 반도체층(13c, 13d)보다도 에칭 시의 선택비가 큰 재질을 이용할 수 있다. 특히, 제2 단결정 반도체층(13c, 13d)이 Si인 경우, 제1 단결정 반도체층(12c, 12d)으로서 SiGe를 이용하는 것이 바람직하다.
또한, 전술한 실시예에서는, 제1 단결정 반도체층(12c), 제2 단결정 반도체층(13c) 및 제1 단결정 반도체층(12d)을 박막 반도체 영역 R3의 제2 단결정 반도체층(13b) 상에 선택적으로 형성하기 위해, 산화막(10)을 마스크로 한 에피택셜 성장을 이용하는 방법에 대하여 설명하였지만, 제1 단결정 반도체층(12c), 제2 단결정 반도체층(13c) 및 제1 단결정 반도체층(12d)을 제2 단결정 반도체층(13b) 상의 전면에 형성하고, 무BOX층 영역 R1 및 후막 반도체 영역 R2의 제1 단결정 반도체층(12c), 제2 단결정 반도체층(13c) 및 제1 단결정 반도체층(12d)을 선택적으로 제거하도록 하여도 된다.
다음으로, 도 5 및 도 6에 도시한 바와 같이, 제2 단결정 반도체층(13d)의 열 산화에 의해 제2 단결정 반도체층(13d)의 표면에 희생 산화막(14)을 형성한다. 그리고, CVD 등의 방법에 의해, 희생 산화막(14) 상의 전면에 산화 방지막(15)을 형성한다. 또한, 산화 방지막(15)으로서는, 예를 들면, 실리콘 질화막을 이용할 수 있다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여, 산화 방지막(15), 희생 산화막(14), 제1 단결정 반도체층(12a∼12d) 및 제2 단결정 반도체층(13a∼13d)을 패터닝함으로써, 반도체 기판(11)을 노출시키는 홈 M1을 소정의 방향을 따라 형성한다.
또한, 반도체 기판(11)을 노출시키는 경우, 반도체 기판(11)의 표면에서 에칭을 멈추도록 하여도 되며, 반도체 기판(11)을 오버 에칭하여 반도체 기판(11)에 오목부를 형성하도록 하여도 된다. 또한, 홈 M1의 배치 위치는, 무BOX층 영역 R1, 후막 반도체 영역 R2 및 박막 반도체 영역 R3을 서로 분리시키는 소자 분리 영역의 일부에 대응시킬 수 있다. 또한, 무BOX층 영역 R1, 후막 반도체 영역 R2 및 박막 반도체 영역 R3을 서로 분리시킴과 함께, 무BOX층 영역 R1 내가 더욱 미세하게 분단되도록, 홈 M1이 배치되도록 하여도 된다.
다음으로, 도 7 및 도 8에 도시한 바와 같이, 제1 단결정 반도체층(12a∼12d) 및 제2 단결정 반도체층(13a∼13d)의 측벽에 성막되며, 제2 단결정 반도체층(13a∼13d)을 반도체 기판(11) 상에서 지지하는 지지체(16)를 홈 M1 내에 형성한다. 또한, 제1 단결정 반도체층(12a∼12d) 및 제2 단결정 반도체층(13a∼13d)의 측벽에 성막된 지지체(16)를 형성하는 경우, 반도체의 에피택셜 성장을 이용할 수 있다. 여기서, 반도체의 에피택셜 성장을 이용함으로써, 제1 단결정 반도체층(12a∼12d) 및 제2 단결정 반도체층(13a∼13d)의 측벽 및 반도체 기판(11)의 표면에 지지체(16)를 선택적으로 형성할 수 있다. 또한, 지지체(16)의 재질로서는, 예를 들면, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN 또는 ZnSe 등으로부터 선택할 수 있다. 특히, 반도체 기판(11) 및 제2 단결정 반도체층(13a∼13d)이 Si이며, 제1 단결정 반도체층(12a∼12d)이 SiGe인 경우, 지지체(16)의 재질로서 Si를 이용하는 것이 바람직하다.
이에 따라, 지지체(16)와 제1 단결정 반도체층(12a∼12d) 간의 격자 정합을 취하는 것을 가능하게 하면서, 지지체(16)와 제1 단결정 반도체층(12a∼12d) 간의 선택비를 확보할 수 있다. 또한, 지지체(16)의 재질로서, Si 등의 반도체를 이용함으로써, 제1 단결정 반도체층(12a∼12d)이 제거된 경우에도, 반도체에 의한 3차원적인 입체 구조를 유지하는 것이 가능하게 된다. 이 때문에, 화학적 내성이나 기계적 스트레스 내성을 향상시키는 것이 가능하게 되어, 재현성이 좋은 안정된 소자 분리 프로세스를 실현할 수 있다. 또한, 지지체(16)의 재질로서는, 반도체 외에, 실리콘 산화막 등의 절연체를 이용하도록 하여도 된다.
다음으로, 도 9 및 도 10에 도시한 바와 같이 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(15), 희생 산화막(14), 제1 단결정 반도체층(12a, 12b) 및 제2 단결정 반도체층(13a, 13b, 13d)을 패터닝함으로써, 반도체 기판(11)을 노출시키는 홈 M2를 홈 M1과 직교하는 방향을 따라 후막 반도체 영역 R2에 형성한다. 또한, 반도체 기판(11)을 노출시키는 경우, 반도체 기판(11)의 표면에서 에 칭을 멈추도록 하여도 되며, 반도체 기판(11)을 오버 에칭하여 반도체 기판(11)에 오목부를 형성하도록 하여도 된다. 또한, 홈 M2의 배치 위치는, 단결정 반도체층(13d)의 소자 분리 영역에 대응시킬 수 있다.
다음으로, 도 11 및 도 12에 도시한 바와 같이 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(15), 희생 산화막(14), 제1 단결정 반도체층(12c, 12d) 및 제2 단결정 반도체층(13c, 13d)을 패터닝함으로써, 제2 단결정 반도체층(13b)을 노출시키는 홈 M3을 홈 M1과 직교하는 방향을 따라 박막 반도체 영역 R3에 형성한다. 또한, 제2 단결정 반도체층(13b)을 노출시키는 경우, 제2 단결정 반도체층(13b)의 표면에서 에칭을 멈추도록 하여도 되며, 제2 단결정 반도체층(13b)을 오버 에칭하여 제2 단결정 반도체층(13b)에 오목부를 형성하도록 하여도 된다. 또한, 홈 M3의 배치 위치는, 단결정 반도체층(13d)의 소자 분리 영역에 대응시킬 수 있다.
또한, 제2 단결정 반도체층(13b)의 표면을 노출시키는 대신, 제1 단결정 반도체층(12c)의 표면에서 에칭을 멈추도록 하여도 되며, 제1 단결정 반도체층(12c)을 오버 에칭하여 제1 단결정 반도체층(12c)의 도중까지 에칭하도록 하여도 된다. 여기서, 제1 단결정 반도체층(12c)의 에칭을 도중에 멈춤으로써, 홈 M3 내의 제2 단결정 반도체층(13b)의 표면이 노출되는 것을 방지할 수 있다. 이 때문에, 제1 단결정 반도체층(12c, 12d)을 에칭 제거할 때에, 홈 M3 내의 제2 단결정 반도체층(13b)이 에칭액 또는 에칭 가스에 노출되는 시간을 줄이는 것이 가능하게 되어, 홈 M3 내의 제2 단결정 반도체층(13b)의 오버 에칭을 억제할 수 있다.
다음으로, 도 13 및 도 14에 도시한 바와 같이, 홈 M2를 통해 에칭 가스 또는 에칭액을 제1 단결정 반도체층(12a, 12b)에 접촉시킴과 함께, 홈 M3을 통해 에칭 가스 또는 에칭액을 제1 단결정 반도체층(12c, 12d)에 접촉시킴으로써, 후막 반도체 영역 R2의 제1 단결정 반도체층(12a, 12b)을 에칭 제거함과 함께, 박막 반도체 영역 R3의 제1 단결정 반도체층(12c, 12d)을 에칭 제거한다. 그리고, 후막 반도체 영역 R2에서는, 반도체 기판(11)과 제2 단결정 반도체층(13a) 사이 및 제2 단결정 반도체층(13a, 13b) 사이에 공동부(17)를 형성함과 함께, 박막 반도체 영역 R3에서는, 제2 단결정 반도체층(13b∼13d)의 사이에 공동부(17)를 형성한다.
여기서, 홈 M1 내에 지지체(16)를 설치함으로써, 제1 단결정 반도체층(12a∼12d)이 제거된 경우에도, 제2 단결정 반도체층(13a∼13d)을 반도체 기판(11) 상에서 지지하는 것이 가능하게 됨과 함께, 홈 M1과는 별도로 홈 M2, M3을 형성함으로써, 제2 단결정 반도체층(13a∼13d) 아래에 각각 배치된 제1 단결정 반도체층(12a∼12d)에 에칭 가스 또는 에칭액을 접촉시키는 것이 가능하게 된다. 이 때문에, 제2 단결정 반도체층(13a∼13d)의 결정 품질을 손상시키지 않고, 반도체 기판(11)과 제2 단결정 반도체층(13a) 사이 및 제2 단결정 반도체층(13a∼13d)의 사이에 공동부(17)를 형성할 수 있다.
또한, 박막 반도체 영역 R3에서는, 제1 단결정 반도체층(12b) 상에 제2 단결정 반도체층(13b)이 남도록 홈 M3의 깊이를 설정함으로써, 박막 반도체 영역 R3의 제1 단결정 반도체층(12a, 12b)을 남긴 채로, 후막 반도체 영역 R2의 제1 단결정 반도체층(12a, 12b)을 제거할 수 있다. 이 때문에, 후막 반도체 영역 R2에서는, 제1 단결정 반도체층(12a, 12b) 간의 제2 단결정 반도체층(13a)을 열 산화하는 것이 가능하게 됨과 함께, 박막 반도체 영역 R3에서는, 제1 단결정 반도체층(12a, 12b) 간의 제2 단결정 반도체층(13a)이 열 산화되는 것을 방지하면서, 제2 단결정 반도체층(13a)보다도 상층에 배치된 제2 단결정 반도체층(13c)을 열 산화하는 것이 가능하게 된다. 이 결과, 제2 단결정 반도체층(13a∼13d)의 열 산화에 의해 형성되는 절연층(18)의 높이를 후막 반도체 영역 R2와 박막 반도체 영역 R3에서 상이하게 하는 것이 가능하게 되어, 후막 반도체 영역 R2와 박막 반도체 영역 R3에서 제2 단결정 반도체층의 막 두께를 상이하게 할 수 있다.
또한, 반도체 기판(11), 제2 단결정 반도체층(13a∼13d) 및 지지체(16)가 Si이며, 제1 단결정 반도체층(12a∼12d)이 SiGe인 경우, 제1 단결정 반도체층(12a∼12b)의 에칭액으로서 질화 불산(nitric hydrofluoric acid)를 이용하는 것이 바람직하다. 이에 따라, Si와 SiGe의 선택비로서 1:1000∼10000 정도를 얻을 수 있어서, 반도체 기판(11), 제2 단결정 반도체층(13a∼13d) 및 지지체(16)의 오버 에칭을 억제하면서, 제1 단결정 반도체층(12a∼12d)을 제거하는 것이 가능하게 된다.
다음으로, 도 15 및 도 16에 도시한 바와 같이 후막 반도체 영역 R2의 제2 단결정 반도체층(13a) 및 박막 반도체 영역 R3의 제2 단결정 반도체층(13c)이 소실할 때까지, 반도체 기판(11), 제2 단결정 반도체층(13a∼13d) 및 지지체(16)의 열 산화를 행함으로써, 후막 반도체 영역 R2의 제2 단결정 반도체층(13b) 아래 및 박막 반도체 영역 R3의 제2 단결정 반도체층(13d) 아래에 절연층(18)을 형성한다. 여기서, 후막 반도체 영역 R2의 제2 단결정 반도체층(13a)을 소실시킴으로써, 후막 반도체 영역 R2에서는, 제2 단결정 반도체층(13b)과 반도체 기판(11) 간을 절연층(18)에 의해 완전히 매립하는 것이 가능하게 된다. 또한, 박막 반도체 영역 R3의 제2 단결정 반도체층(13c)을 소실시킴으로써, 박막 반도체 영역 R3에서는, 제2 단결정 반도체층(13b, 13d) 간을 절연층(18)에 의해 완전히 매립하는 것이 가능하게 된다.
이 때문에, 제2 단결정 반도체층(13b, 13d)의 결정 품질을 유지하면서, 후막 반도체 영역 R2와 박막 반도체 영역 R3에서 절연층(18)이 배치되는 높이를 상이하게 할 수 있어서, 후막 반도체 영역 R2에서는, 제2 단결정 반도체층(13b, 13d)을 절연층(18) 상에 배치하는 것이 가능하게 됨과 함께, 박막 반도체 영역 R3에서는, 제2 단결정 반도체층(13d)을 절연층(18) 상에 배치하는 것이 가능하게 된다. 이 결과, 반도체 소자의 용도에 적합하도록 제2 단결정 반도체층의 막 두께를 설정하는 것을 가능하게 하면서, 서로 용도가 다른 반도체 소자를 동일한 반도체 기판(11) 상에 형성할 수 있다.
또한, 에피택셜 성장 시의 제2 단결정 반도체층(13a∼13d)의 막 두께 및 제2 단결정 반도체층(13a∼13d)의 열 산화 시에 형성된 절연층(18)의 막 두께에 의해서, 소자 분리 후의 제2 단결정 반도체층(13b, 13d)의 막 두께를 규정할 수 있다. 이 때문에, 제2 단결정 반도체층(13b, 13d)의 막 두께를 높은 정밀도로 제어할 수 있어서, 제2 단결정 반도체층(13b, 13d)의 막 두께의 변동을 저감시키는 것을 가능하게 하면서, 후막 반도체 영역 R2와 박막 반도체 영역 R3에서 절연층(18)이 배치되는 높이를 상이하게 할 수 있다. 또한, 제2 단결정 반도체층(13d) 상에 산화 방 지막(15)을 형성함으로써, 제2 단결정 반도체층(13d)의 표면이 열 산화되는 것을 방지하면서, 제2 단결정 반도체층(13b) 또는 제2 단결정 반도체층(13d) 아래에 절연층(18)을 형성하는 것이 가능하게 된다.
또한, 공동부(17)가 매립되도록 하여 절연층(18)을 형성함으로써, 제2 단결정 반도체층(13b, 13d)을 소자 분리 영역 간에 자기 정합적으로 배치하는 것이 가능하게 된다. 이 때문에, 후막 반도체 영역 R2 및 박막 반도체 영역 R3에서, 제2 단결정 반도체층(13b, 13d)이 누락되거나 중복되는 것을 방지하면서, 반도체 소자의 용도마다 제2 단결정 반도체층의 막 두께를 상이하게 하는 것이 가능하게 되어, 반도체 소자의 고집적화 및 고신뢰성화를 도모할 수 있다.
여기서, 제1 단결정 반도체층(12a∼12b)의 막 두께를 동일하게 하고, 제2 단결정 반도체층(13a)의 막 두께를 제1 단결정 반도체층(12a∼12b)의 막 두께의 70% 정도로 설정함으로써, 후막 반도체 영역 R2의 제2 단결정 반도체층(13b) 아래의 절연층(18)의 막 두께를, 제1 단결정 반도체층(12a), 제2 단결정 반도체층(13a) 및 제1 단결정 반도체층(12b)의 전체의 막 두께와 거의 동일하게 할 수 있다. 이 때문에, 절연층(18)에 걸리는 스트레스를 억제하면서, 후막 반도체 영역 R2의 공동부(17)를 절연층(18)에 의해 완전하게 막는 것이 가능하게 되어, 열저항의 증대를 억제하면서, 절연층(18) 상의 제2 단결정 반도체층(13c)의 결정성의 열화를 억제하는 것이 가능하게 된다. 또한, 제2 단결정 반도체층(13a)의 막 두께를 제1 단결정 반도체층(12a∼12b)의 막 두께의 70% 미만으로 설정하면, 후막 반도체 영역 R2의 제2 단결정 반도체층(13b)의 아래는 절연층(18)과 공동으로 형성되어, 열전도적으로는 저항이 커지지만, 절연층(18) 상의 제2 단결정 반도체층(13c)의 결정성의 열화를 억제하는 것이 가능하게 된다.
한편, 제2 단결정 반도체층(13a)의 막 두께를 제1 단결정 반도체층(12c)의 막 두께의 70%를 크게 초과하는 값으로 설정하면, 후막 반도체 영역 R2의 제2 단결정 반도체층(13b) 하의 절연층(18)의 막 두께를, 제1 단결정 반도체층(12a), 제2 단결정 반도체층(13a) 및 제1 단결정 반도체층(12b)의 전체의 막 두께보다도 크게 할 수 있다. 이 때문에, 후막 반도체 영역 R2의 제2 단결정 반도체층(13b, 13d)을 들어 올리는 것이 가능하게 되어, 후막 반도체 영역 R2와 박막 반도체 영역 R3 사이의 평탄성을 향상시킬 수 있다.
또한, 절연층(18)을 형성한 후, 고온 어닐링을 행한다. 이에 따라, 절연층(18)을 리플로우시키는 것이 가능하게 되어, 절연층(18)의 스트레스를 완화시키는 것이 가능하게 됨과 함께, 계면 준위를 줄일 수 있다.
다음으로, 도 17 및 도 18에 도시한 바와 같이 CVD 등의 방법에 의해, 절연층(18)이 측벽에 형성된 홈 M1∼M3 내가 매립되도록 하여, 산화 방지막(15) 상에 절연층(19)을 퇴적한다. 또한, 절연층(19)으로서는, 예를 들면, SiO2 또는 Si3N4 등을 이용할 수 있다.
다음으로, 도 19 및 도 20에 도시한 바와 같이, CMP(화학적 기계적 연마) 등의 방법을 이용하여 절연층(19)을 평탄화함으로써, 산화 방지막(15)의 표면을 노출시킴과 함께, 절연층(19)을 홈 M1∼M3 내에 매립한다.
다음으로, 도 21∼도 24에 도시한 바와 같이, 제2 단결정 반도체층(13d) 상의 산화 방지막(15) 및 희생 산화막(14)을 제거함으로써, 제2 단결정 반도체층(13d)의 표면을 노출시킨다.
다음으로, 도 25 및 도 26에 도시한 바와 같이, 무BOX층 영역 R1에서, 제2 단결정 반도체층(13d)에 이온 주입을 선택적으로 행함으로써 불순물 확산층(22c)을 형성하여, 무BOX층 영역 R1에 보호 다이오드를 형성한다.
또한, 후막 반도체 영역 R2 및 박막 반도체 영역 R3에서, 제2 단결정 반도체층(13d)의 표면의 열 산화를 행하고, 박막 반도체 영역 R3에서, 제2 단결정 반도체층(13d)의 상기 열 산화막을 선택적으로 제거 후, 다시, 후막 반도체 영역 R2 및 박막 반도체 영역 R3에서, 제2 단결정 반도체층(13d)의 표면의 열 산화를 행함으로써, 제2 단결정 반도체층(13d) 상에 두꺼운 게이트 절연막(20a), 얇은 게이트 절연막(20b)을 각각 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여, 다결정 실리콘막의 패터닝을 행함으로써, 제2 단결정 반도체층(13d) 상에 게이트 전극(21a, 21b)을 형성한다. 그리고, 게이트 전극(21a, 21b)을 마스크로 하여, 불순물의 이온 주입을 제2 단결정 반도체층(13d)에 행함으로써, 게이트 전극(21a, 21b)의 측방에 각각 배치된 소스/드레인층(22a, 22b)을 제2 단결정 반도체층(13d)에 형성한다. 불순물의 이온 주입에서, 박막 반도체 영역 R3의 반도체막 두께보다 깊은 위치에도 들어가는 가속 에너지를 설정하면, 1회의 주입에 의해 불순물 총량이 많으면 깊은 접합 깊이를 갖는 소스/드레인(22a)과 얕은 접합 깊이를 갖는 소스/드레인(22b)을 동시에 형성할 수 있다.
이에 따라, 박막 반도체 영역 R3에서는, 고속·저파워 반도체 소자의 실행 채널 길이가 0.1㎛ 이하일 때, 제2 단결정 반도체층(13d)의 막 두께를 50㎚ 이하로 하는 것이 가능하게 되어, 단채널 효과가 억제된 완전 공핍형 SOI 트랜지스터를 형성할 수 있다.
또한, 후막 반도체 영역 R2에서는, 제2 단결정 반도체층(13d)과 절연층(18) 사이에 제2 단결정 반도체층(13b)을 형성하는 것이 가능하게 되어, 제2 단결정 반도체층의 막 두께를 증가시킬 수 있다. 이 때문에, 높은 접합 내압이나 대전류 용량을 확보하는 것을 가능하게 하면서, 부분 공핍형 SOI 트랜지스터를 형성할 수 있다.
또한, 무BOX층 영역 R1에서는, BOX층을 생략할 수 있어서, 반도체 소자의 성능 및 신뢰성을 유지하는 것을 가능하게 하면서, 큰 전류가 흐르는 반도체 소자를 형성할 수 있다. 또한, 무BOX층 영역 R1에는, 보호 다이오드 외에, 바이폴라 트랜지스터, 트렌치 메모리 셀 등을 형성하는 것이 바람직하다.
본 발명에 따르면, 단채널 효과를 억제하는 것을 가능하게 하면서, 전계 효과 트랜지스터의 고속화 및 미세화를 도모하는 것이 가능하게 됨과 함께, PN 접합 내압을 확보하는 것을 가능하게 하면서, 고내압 전계 효과 트랜지스터를 동일한 SOI 기판 상에 형성하는 것이 가능하게 된다. 이 때문에, 시스템 온 칩을 동일한 SOI 기판 상에서 실현하는 것이 가능하게 되어, 반도체 장치의 소형화, 저소비 전력화, 다기능화 및 대용량화를 촉진할 수 있다.

Claims (10)

  1. 반도체 기재와,
    상기 반도체 기재 상의 적어도 일부의 영역에 형성된 절연층과,
    상기 절연층 상에 배치되며, 에피택셜 성장에 의해 성막된 막 두께가 다른 복수의 단결정 반도체층
    을 구비하는 것을 특징으로 하는 반도체 기판.
  2. 반도체 기재와,
    상기 반도체 기재 상의 제1 영역에 형성된 제1 절연층과,
    상기 제1 절연층 상에 형성된 제1 단결정 반도체층과,
    상기 반도체 기재 상의 제2 영역에 형성되며, 에칭 시의 선택비가 서로 다른 반도체층이 교대로 적층된 적층 구조와,
    상기 적층 구조 위에 형성된 제2 절연층과,
    상기 제2 절연층 상에 형성된 제2 단결정 반도체층
    을 구비하고,
    적어도 상기 제1 단결정 반도체층과 상기 제2 단결정 반도체층 중 어느 한쪽은 에피택셜 성장에 의해 성막된 단결정 반도체층인 것을 특징으로 하는 반도체 기판.
  3. 반도체 기판과,
    상기 반도체 기판 상의 일부의 영역에 형성된 절연층과,
    상기 절연층 상에 배치되며, 에피택셜 성장에 의해 성막된 단결정 반도체층 과,
    상기 반도체 기판과 상기 단결정 반도체층에 형성된 서로 용도가 다른 반도체 소자
    를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판과,
    상기 반도체 기판 상의 적어도 일부의 영역에 형성된 절연층과,
    상기 절연층 상에 배치되며, 에피택셜 성장에 의해 성막된 막 두께가 서로 다른 단결정 반도체층과,
    상기 단결정 반도체층에 형성된 서로 용도가 다른 반도체 소자
    를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판과,
    상기 반도체 기판 상의 일부의 영역에 형성된 절연층과,
    상기 절연층 상에 배치되며, 에피택셜 성장에 의해 성막된 막 두께가 서로 다른 단결정 반도체층과,
    상기 반도체 기판과, 상기 막 두께가 서로 다른 단결정 반도체층에 형성된 각각 용도가 서로 다른 반도체 소자
    를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제4항 또는 제5항에 있어서,
    상기 단결정 반도체층을 수평 방향으로 소자 분리하는 소자 분리 영역을 더 구비하며,
    상기 막 두께가 서로 다른 단결정 반도체층은 상기 소자 분리 영역 간에 자기 정합적으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 반도체 기판에는 보호 회로 또는 트렌치 메모리 셀이 배치되며, 상기 막 두께가 서로 다른 단결정 반도체층 중, 막 두께가 얇은 쪽의 단결정 반도체층에는, 완전 공핍형 전계 효과 트랜지스터가 배치되고, 막 두께가 두꺼운 쪽의 단결정 반도체층에는, 부분 공핍형 전계 효과 트랜지스터 또는 바이폴라 트랜지스터가 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제1 반도체층보다도 에칭 시의 선택비가 작은 제2 반도체층이 상기 제1 반도체층 상에 적층된 제1 적층 구조를 반도체 기재 상에 형성하는 공정과,
    제3 반도체층보다도 에칭 시의 선택비가 작은 제4 반도체층이 상기 제3 반도체층 상에 적층된 제2 적층 구조를 상기 제1 적층 구조 상의 일부의 영역에 형성하는 공정과,
    상기 제1 반도체층에서부터 상기 제4 반도체층을 관통하여 상기 반도체 기재를 노출시키는 제1 홈을 형성하는 공정과,
    상기 반도체 기재 상에서 상기 제2 반도체층 및 제4 반도체층을 지지하는 지지체를 상기 제1 홈 내의 상기 제1 반도체층에서부터 상기 제4 반도체층의 측벽에 형성하는 공정과,
    상기 제1 반도체층의 적어도 일부를 상기 제2 반도체층으로부터 노출시키는 제2 홈을, 상기 제1 홈에 의해 구분된 제1 영역에 형성하는 공정과,
    상기 제3 반도체층의 적어도 일부를 상기 제4 반도체층으로부터 노출시키는 제3 홈을, 상기 제1 홈에 의해 구분된 제2 영역에 형성하는 공정과,
    상기 제2 홈 및 제3 홈을 통해 상기 제1 반도체층 및 제3 반도체층을 선택적으로 에칭함으로써, 상기 제2 반도체층 및 제4 반도체층 아래에 공동부를 형성하는 공정과,
    상기 공동부를 통해 상기 제2 반도체층 및 제4 반도체층의 열 산화를 행함으로써, 상기 제2 반도체층 및 제4 반도체층 아래에 배치된 절연층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 반도체층, 상기 제4 반도체층 및 상기 지지체는 단결정 Si이며, 상기 제1 반도체층 및 상기 제3 반도체층은 단결정 SiGe인 것을 특징으로 하는 기판의 제조 방법.
  10. 제1 반도체층보다도 에칭 시의 선택비가 작은 제2 반도체층이 상기 제1 반도 체층 상에 적층된 제1 적층 구조를 반도체 기판 상에 형성하는 공정과,
    제3 반도체층보다도 에칭 시의 선택비가 작은 제4 반도체층이 상기 제3 반도체층 상에 적층된 제2 적층 구조를 상기 제1 적층 구조 상의 일부의 영역에 형성하는 공정과,
    상기 제1 반도체층에서부터 상기 제4 반도체층을 관통하여 상기 반도체 기판을 노출시키는 제1 홈을 형성하는 공정과,
    상기 반도체 기판 상에서 상기 제2 반도체층 및 제4 반도체층을 지지하는 지지체를 상기 제1 홈 내의 상기 제1 반도체층에서부터 상기 제4 반도체층의 측벽에 형성하는 공정과,
    상기 제1 반도체층의 적어도 일부를 상기 제2 반도체층으로부터 노출시키는 제2 홈을, 상기 제1 홈에 의해 구분된 제1 영역에 형성하는 공정과,
    상기 제3 반도체층의 적어도 일부를 상기 제4 반도체층으로부터 노출시키는 제3 홈을, 상기 제1 홈에 의해 구분된 제2 영역에 형성하는 공정과,
    상기 제2 홈 및 제3 홈을 통해 상기 제1 반도체층 및 제3 반도체층을 선택적으로 에칭함으로써, 상기 제2 반도체층 및 제4 반도체층 아래에 공동부를 형성하는 공정과,
    상기 공동부를 통해 상기 제2 반도체층 및 제4 반도체층의 열 산화를 행함으로써, 상기 제2 반도체층 및 제4 반도체층 아래에 배치된 절연층을 형성하는 공정과,
    서로 용도가 다른 반도체 소자를 상기 제2 반도체층 및 제4 반도체층에 각각 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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