JP2006278855A - 半導体基板の製造方法および半導体装置の製造方法 - Google Patents

Abstract

【課題】 絶縁体上に形成可能な半導体層の幅の制限を緩和しつつ、半導体層を絶縁体上に安価に形成できるようにする。
【解決手段】 第１半導体層２上に第２半導体層３をエピタキシャル成長にて形成し、半導体基板１上に形成された溝６の側壁に支持体５を設けた後、第２半導体層３を露出させる溝８を形成し、溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、半導体基板１と第２半導体層３との間に空洞部９を形成し、半導体基板１、第２半導体層３および支持体５の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成する。
【選択図】 図５

Description

本発明は半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。

また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ₂層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。

特開２００２−２９９５９１号公報 特開２０００−１２４０９２号公報 Ｔ．Ｓａｋａｉ ｅｔ ａｌ．，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＧｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）

しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入が必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。

また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。

一方、非特許文献１に開示された方法では、SiとSiGeとの選択比を利用してSiGe犠牲層のみを選択的に除去するため、SiGeがSiよりもエッチングされやすくすることが必要とされた。その方法の一つとしてSiGe犠牲層におけるGe濃度を上げてSiGe犠牲層のエッチレートを速めることが有効と考えられる。しかしながら、Ge濃度を上げると結晶品質を維持したままSiGe層を厚くすることが困難となる。その結果、SiGe除去後の空隙が薄くなるため、のちに熱酸化によって形成されるSOIのBOX層に当たる酸化膜が薄くなり、SOI特有の急峻なサブスレッシュホールド特性が得られにくくなる。また、厚い酸化膜を形成すべく熱酸化を長く行えばSOI層（Top-Silicon層）の酸化が上下から進むため、その分SOI層は膜減りしてしまうという問題があった。

そこで、本発明の目的は、絶縁膜上に形成可能な半導体層の幅の制限を緩和しつつ、半導体層を絶縁体上に安価に形成することが可能な半導体基板の製造方法および半導体装置の製造方法を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記半導体層との間に形成する工程と、
前記露出部を介して、前記空洞部内の半導体基板および前記半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程とを備えることを特徴とする。

これにより、第１半導体層上に第２半導体層をエピタキシャル成長させることを可能としつつ、第１半導体層と第２半導体層との間のエッチング時の選択比を大きくすることができる。このため、第２半導体層がエッチングされることを防止しつつ、第１半導体層を選択的に除去することができ、第２半導体層下の第１半導体層のエッチング面積が制限されることを防止することができる。この結果、半導体層の結晶品質の劣化を抑制しつつ、絶縁膜上に形成可能な半導体層の幅を拡大することができ、結晶品質の良い半導体層を絶縁膜上に安価に形成することが可能となる。

また、第１半導体層上に第２半導体層を形成することにより、第２半導体層を残したまま第１半導体層を除去することが可能となり、第２半導体層下に空洞部を形成することが可能となる。さらに、第２半導体層を半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層が陥没することを防止することが可能となる。このため、半導体層の欠陥の発生を低減させつつ、第２半導体層を絶縁膜上に配置することが可能となり、半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。

また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１半導体層および前記第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチングレートが小さな支持体を前記第１溝内に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記第１溝および前記第２溝を介して、前記空洞部内の前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程とを備えることを特徴とする。

これにより、第１半導体層上に第２半導体層をエピタキシャル成長させることを可能としつつ、第１半導体層と第２半導体層との間のエッチング時の選択比を大きくすることができ、半導体層の結晶品質の劣化を抑制しつつ、絶縁膜上に形成可能な半導体層の幅を拡大することができる。

また、第１溝内に形成された支持体を介して、第２半導体層を半導体基板上で支持することが可能となるとともに、第２溝を介して、第２半導体層下の第１半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層を半導体基板上で安定して支持することを可能としつつ、第２半導体層と半導体基板との間の第１半導体層を除去することが可能となり、半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第２半導体層の熱酸化により、第２半導体層の裏面側に絶縁膜を形成することが可能となり、半導体層の膜厚を精度よく制御することができる。

また、本発明の一態様に係る半導体基板の製造方法によれば、前記半導体基板および前記第２半導体層は単結晶Ｓｉ、前記第１半導体層はＳｉＧｅであることを特徴とする。

これにより、第１半導体層と第２半導体層との間の格子整合をとることを可能としつつ、第２半導体層と第２半導体層との間のエッチング時の選択比を大きくすることができる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。

また、本発明の一態様に係る半導体基板の製造方法によれば、前記第１半導体層のフッ硝酸処理により、前記第１半導体層を選択的にエッチングすることを特徴とする。

これにより、第２半導体層がエッチャントに侵されることを防止しつつ、第１半導体層を除去することが可能となり、第２半導体層下の第１半導体層のエッチング面積を増大させた場合においても、半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記露出部を介して、前記空洞部内の前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。

これにより、第２半導体層を半導体基板上で安定して支持することを可能としつつ、第２半導体層と半導体基板との間の第１半導体層を広範囲に渡って除去することが可能となるとともに、第２半導体層の熱酸化により、第２半導体層の裏面側に絶縁膜を形成することができる。このため、バルク基板を用いることで、絶縁膜上に半導体層を形成することが可能となるとともに、絶縁膜上に形成可能な半導体層の幅を拡大することが可能となり、コスト増を抑制しつつ、品質の良いＳＯＩトランジスタを形成することが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１半導体層および前記第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチングレートが小さな支持体を前記第１溝内に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記第１溝および前記第２溝を介して、前記空洞部内の前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。

これにより、第２半導体層を半導体基板上で安定して支持することを可能としつつ、第２半導体層と半導体基板との間の 第１半導体層を広範囲に渡って除去することが可能となるとともに、第２半導体層の熱酸化により、第２半導体層の裏面側に絶縁膜を形成することができる。このため、バルク基板を用いることで、絶縁膜上に半導体層を形成することが可能となるとともに、絶縁膜上に形成可能な半導体層の幅を拡大することが可能となり、コスト増を抑制しつつ、品質の良いＳＯＩトランジスタを形成することが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１溝および前記第２溝は、素子分離領域に配置されることを特徴とする。

これにより、第２半導体層の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、第２半導体層下の第１半導体層を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。

以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。

図１（ａ）〜図８（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す斜視図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図８（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。

図１において、半導体基板１上には第１半導体層２がエピタキシャル成長にて形成され、第１半導体層２上には第２半導体層３がエピタキシャル成長にて形成されている。なお、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチング時の選択比が大きな材質を用いることができ、半導体基板１および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３の間との格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。

そして、第２半導体層３の熱酸化またはＣＶＤなどの方法により第２半導体層３の表面に下地酸化膜４を形成する。

次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、下地酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、半導体基板１の一部を露出させる溝６を形成する。なお、半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝６の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。

次に、ＣＶＤなどの方法により基板全面に、支持体５を成膜する。支持体５は、図３に示すように、溝６内の、第１半導体層２および第２半導体層３の側壁にも成膜され、第２半導体層３を半導体基板１上で支持する。支持体５の材質としては、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いる。

次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体５、下地酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、第１半導体層２の一部を露出させる溝８を形成する。ここで、溝８の配置位置は、第２半導体層３の素子分離領域の残りの部分に対応させることができる。

なお、第１半導体層２の一部を露出させる場合、第１半導体層２の表面でエッチングを止めるようにしてもよいし、第１半導体層２をオーバーエッチングして第１半導体層層２に凹部を形成するようにしてもよい。あるいは、溝８内の第１半導体層２を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層２のエッチングを途中で止めることにより、溝８内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層をエッチング除去する際に、溝８内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝８内の半導体基板１のオーバーエッチングを抑制することができる。

次に、図５に示すように、溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成する。

ここで、第２半導体層３下に配置される犠牲層として第１半導体層２を用いることにより、第１半導体層２上に第２半導体層３をエピタキシャル成長させることを可能としつつ、第２半導体層３と第１半導体層との間のエッチング時の選択比を大きくすることができる。このため、第２半導体層３がエッチングされることを防止しつつ、第１半導体層２を選択的に除去することができ、第２半導体層３下の第１半導体層２のエッチング面積が制限されることを防止することができる。この結果、第２半導体層３の結晶品質の劣化を抑制しつつ、酸化膜１０上に形成可能な第２半導体層３の幅を拡大することができ、結晶品質の良い第２半導体層３を酸化膜１０上に安価に形成することが可能となる。

また、溝６内に支持体５を設けることにより、第１半導体層２が除去された場合においても、第２半導体層３を半導体基板１上で支持することが可能となるとともに、溝６とは別に溝８を設けることにより、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層３の品質を損なうことなく、第２半導体層３と半導体基板１との間の絶縁を図ることが可能となる。

なお、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層３のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。また第１半導体層２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。

また、第１半導体層２をエッチング除去する前に、陽極酸化などの方法により第１半導体層２を多孔質化するようにしてもよいし、第１半導体層２にイオン注入を行うことにより、第１半導体層２をアモルファス化するようにしてもよい。これにより、第１半導体層２のエッチングレートを増大させることが可能となり、第１半導体層２のエッチング面積を拡大することができる。

次に、図６に示すように、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成するとともに、溝８内の第２半導体層３の側壁に酸化膜１１を形成する。

これにより、エピタキシャル成長時の第２半導体層３の膜厚および第２半導体層３の熱酸化時の酸化膜１１の膜厚により、素子分離後の第２半導体層３の膜厚を規定することができる。このため、第２半導体層３の膜厚を精度よく制御することができ、第２半導体層３の膜厚のバラツキを低減させることを可能としつつ、第２半導体層３を薄膜化することができる。

また、エッチングレートが互いに異なる第１半導体層２および第２半導体層３を半導体基板１上に順次成膜するとともに、溝６、８の形成を２回に分けて行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成することが可能となる。このため、工程増を抑止しつつ、品質の良いＳＯＩ基板を安定して作製することが可能となり、コストアップを抑制しつつ、ＳＯＩトランジスタを安定して作製することが可能となる。

また、第２半導体層３上に支持体５を設けることで、第２半導体層３の表面が熱酸化されることを防止しつつ、第２半導体層３の裏面側に酸化膜１０を形成することが可能となる。このため、溝８内に形成された酸化膜１１が侵食されることを防止しつつ、第２半導体層３の表面を露出させることができ、素子分離を安定して行うことを可能としつつ、第２半導体層３にトランジスタを形成することが可能となる。

また、溝６、８の配置位置を第２半導体層３の素子分離領域に対応させることにより、第２半導体層３の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、第２半導体層３下の第１半導体層２を除去するための溝を別途設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。

なお、酸化膜１０、１１を形成した後、高温アニールを行うようにしてもよい。これにより、酸化膜１０、１１をリフローさせることが可能となり、酸化膜１０、１１のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。また、酸化膜１０、１１を形成した後、高温アニールを行うことにより、空洞部９に埋め込まれた酸化膜１０に隙間が残った場合においても、酸化膜１０の隙間を塞ぐことができる。

また、図６の方法では、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成する方法について説明したが、ＣＶＤなどの方法により、半導体基板１と第２半導体層３との間の空洞部９に絶縁膜を埋め込むようにしてもよい。

次に、図７に示すように、ＣＶＤなどの方法により溝６、８内に埋め込み絶縁層１３を埋め込んだ後、下地酸化膜４および下地酸化膜４上の支持体５を除去する。これにより、溝６、８内に埋め込み絶縁層１３を一括して埋め込むことが可能となり、工程増を抑制しつつ、素子分離を安定して行うことができる。なお、下地酸化膜４および下地酸化膜４上の支持体５を除去してから、溝６、８内に埋め込み絶縁層１３を埋め込むようにしてもよい。また、必要に応じて、ＣＭＰ（化学的機械的研磨）などの方法により、埋め込み絶縁層１３を平坦化するようにしてもよい。

次に、図８に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜２１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２１が形成された第２半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極２２を形成する。

次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２２の側壁にサイドウォール２４ａ、２４ｂをそれぞれ形成する。そして、ゲート電極２２およびサイドウォール２４ａ、２４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、サイドウォール２４ａ、２４ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２５ａ、２５ｂを第２半導体層３に形成する。

これにより、第２半導体層３を半導体基板１上で安定して支持することを可能としつつ、第２半導体層３と半導体基板１との間の第１半導体層２を広範囲に渡って除去することが可能となるとともに、第２半導体層３の熱酸化により、第２半導体層３の裏面側に酸化膜１０を形成することができる。このため、バルク基板を用いることで、酸化膜１０上に第２半導体層３を形成することが可能となるとともに、酸化膜１０上に形成可能な第２半導体層３の幅を拡大することが可能となり、コスト増を抑制しつつ、品質の良いＳＯＩトランジスタを形成することが可能となる。

なお、上述した実施形態では、酸化膜１０、１１を形成した後、溝６、８内に埋め込み絶縁層１３を一括して埋め込む方法について説明したが、溝８を形成する前に、支持体５が形成された溝６内に絶縁体を埋め込むようにしてもよい。これにより、支持体５を絶縁体で補強することが可能となり、溝６の幅が狭い場合においても、第２半導体層３を半導体基板１上で安定して支持することができる。

また、上述した実施形態では、酸化膜１０を介して半導体基板１上に第２半導体層３を１層分だけ積層する方法について説明したが、酸化膜をそれぞれ介して複数の半導体層を半導体基板１上に積層するようにしてもよい。

本発明の一実施形態に係る半導体装置の製造方法を示す図。 本発明の一実施形態に係る半導体装置の製造方法を示す図。 本発明の一実施形態に係る半導体装置の製造方法を示す図。 本発明の一実施形態に係る半導体装置の製造方法を示す図。 本発明の一実施形態に係る半導体装置の製造方法を示す図。 本発明の一実施形態に係る半導体装置の製造方法を示す図。 本発明の一実施形態に係る半導体装置の製造方法を示す図。 本発明の一実施形態に係る半導体装置の製造方法を示す図。

符号の説明

１ 半導体基板、２ 第１半導体層、３ 半導体層、４ 下地酸化膜、５ 支持体、６、８ 素子分離用溝、７ 支持体、９ 空洞部、１０、１１ 酸化膜、１３ 埋め込み絶縁層、２１ ゲート絶縁膜、２２ ゲート電極、２３ａ、２３ｂ ＬＤＤ層、２４ａ、２４ｂ サイドウォールスペーサ、２５ａ、２５ｂ ソース／ドレイン層。

Claims (7)

1. 半導体基板上に第１半導体層を形成する工程と、
   前記第１半導体層上に第２半導体層を形成する工程と、
   前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
   前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
   前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記半導体層との間に形成する工程と、
   前記露出部を介して、前記空洞部内の半導体基板および前記半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
2. 半導体基板上に第１半導体層を形成する工程と、
   前記第１半導体層上に第２半導体層を形成する工程と、
   前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
   前記第１半導体層および前記第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチングレートが小さな支持体を前記第１溝内に形成する工程と、
   前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
   前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
   前記第１溝および前記第２溝を介して、前記空洞部内の前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
3. 前記半導体基板および前記第２半導体層は単結晶Ｓｉ、前記第１半導体層はＳｉＧｅであることを特徴とする請求項１または２記載の半導体基板の製造方法。
4. 前記第１半導体層のフッ硝酸処理により、前記第１半導体層を選択的にエッチングすることを特徴とする請求項１から３のいずれか１項記載の半導体基板の製造方法。
5. 半導体基板上に第１半導体層を形成する工程と、
   前記第１半導体層上に第２半導体層を形成する工程と、
   前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
   前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
   前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
   前記露出部を介して、前記空洞部内の前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程と、
   前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
6. 半導体基板上に第１半導体層を形成する工程と、
   前記第１半導体層上に第２半導体層を形成する工程と、
   前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
   前記第１半導体層および前記第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチングレートが小さな支持体を前記第１溝内に形成する工程と、
   前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
   前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
   前記第１溝および前記第２溝を介して、前記空洞部内の前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程と、
   前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
7. 前記第１溝および前記第２溝は、素子分離領域に配置されることを特徴とする請求項６記載の半導体装置の製造方法。
   

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