JP2006278855A - 半導体基板の製造方法および半導体装置の製造方法 - Google Patents

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Abstract

【課題】 絶縁体上に形成可能な半導体層の幅の制限を緩和しつつ、半導体層を絶縁体上に安価に形成できるようにする。
【解決手段】 第1半導体層2上に第2半導体層3をエピタキシャル成長にて形成し、半導体基板1上に形成された溝6の側壁に支持体5を設けた後、第2半導体層3を露出させる溝8を形成し、溝8を介してエッチングガスまたはエッチング液を第1半導体層2に接触させることにより、半導体基板1と第2半導体層3との間に空洞部9を形成し、半導体基板1、第2半導体層3および支持体5の熱酸化を行うことにより、半導体基板1と第2半導体層3との間の空洞部9に酸化膜10を形成する。
【選択図】 図5

Description

本発明は半導体基板の製造方法および半導体装置の製造方法に関し、特に、SOI(Silicon On Insulator)基板上に形成された電界効果型トランジスタに適用して好適なものである。
SOI基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型SOIトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、SOIトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、SOI基板としては、例えば、特許文献1、2に開示されているように、SIMOX(Separation by Implanted Oxgen)基板や貼り合わせ基板などが用いられている。
また、非特許文献1には、バルク基板上にSOI層を形成することで、SOIトランジスタを低コストで形成できる方法が開示されている。この非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜し、SiとSiGeとの選択比の違いを利用してSiGe層のみを選択的に除去することにより、Si基板とSi層との間に空洞部を形成する。そして、空洞部内に露出したSiの熱酸化を行うことにより、Si基板とSi層との間にSiO2層を埋め込み、Si基板とSi層との間にBOX層を形成する。
特開2002−299591号公報 特開2000−124092号公報 T.Sakai et al.,Second International GiGe Technology and Device Meeting,Meeting Abstract,pp.230−231,May(2004)
しかしながら、SIMOX基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入が必要となる。また、貼り合わせ基板を製造するには、2枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、SOIトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、イオン注入や研磨では、SOI層の膜厚のばらつきが大きく、完全空乏型SOIトランジスタを作製するためにSOI層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
一方、非特許文献1に開示された方法では、SiとSiGeとの選択比を利用してSiGe犠牲層のみを選択的に除去するため、SiGeがSiよりもエッチングされやすくすることが必要とされた。その方法の一つとしてSiGe犠牲層におけるGe濃度を上げてSiGe犠牲層のエッチレートを速めることが有効と考えられる。しかしながら、Ge濃度を上げると結晶品質を維持したままSiGe層を厚くすることが困難となる。その結果、SiGe除去後の空隙が薄くなるため、のちに熱酸化によって形成されるSOIのBOX層に当たる酸化膜が薄くなり、SOI特有の急峻なサブスレッシュホールド特性が得られにくくなる。また、厚い酸化膜を形成すべく熱酸化を長く行えばSOI層(Top-Silicon層)の酸化が上下から進むため、その分SOI層は膜減りしてしまうという問題があった。
そこで、本発明の目的は、絶縁膜上に形成可能な半導体層の幅の制限を緩和しつつ、半導体層を絶縁体上に安価に形成することが可能な半導体基板の製造方法および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層上に第2半導体層を形成する工程と、
前記第1半導体層の一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな材料で構成され、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記半導体層との間に形成する工程と、
前記露出部を介して、前記空洞部内の半導体基板および前記半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程とを備えることを特徴とする。
これにより、第1半導体層上に第2半導体層をエピタキシャル成長させることを可能としつつ、第1半導体層と第2半導体層との間のエッチング時の選択比を大きくすることができる。このため、第2半導体層がエッチングされることを防止しつつ、第1半導体層を選択的に除去することができ、第2半導体層下の第1半導体層のエッチング面積が制限されることを防止することができる。この結果、半導体層の結晶品質の劣化を抑制しつつ、絶縁膜上に形成可能な半導体層の幅を拡大することができ、結晶品質の良い半導体層を絶縁膜上に安価に形成することが可能となる。
また、第1半導体層上に第2半導体層を形成することにより、第2半導体層を残したまま第1半導体層を除去することが可能となり、第2半導体層下に空洞部を形成することが可能となる。さらに、第2半導体層を半導体基板上で支持する支持体を設けることにより、第2半導体層下に空洞部が形成された場合においても、第2半導体層が陥没することを防止することが可能となる。このため、半導体層の欠陥の発生を低減させつつ、第2半導体層を絶縁膜上に配置することが可能となり、半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となる。
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層上に第2半導体層を形成する工程と、
前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記第1半導体層および前記第2半導体層の側壁に成膜され、前記第1半導体層よりもエッチングレートが小さな支持体を前記第1溝内に形成する工程と、
前記支持体が側壁に形成された前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を形成する工程と、
前記第2溝を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
前記第1溝および前記第2溝を介して、前記空洞部内の前記半導体基板および前記第2半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程とを備えることを特徴とする。
これにより、第1半導体層上に第2半導体層をエピタキシャル成長させることを可能としつつ、第1半導体層と第2半導体層との間のエッチング時の選択比を大きくすることができ、半導体層の結晶品質の劣化を抑制しつつ、絶縁膜上に形成可能な半導体層の幅を拡大することができる。
また、第1溝内に形成された支持体を介して、第2半導体層を半導体基板上で支持することが可能となるとともに、第2溝を介して、第2半導体層下の第1半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層を半導体基板上で安定して支持することを可能としつつ、第2半導体層と半導体基板との間の第1半導体層を除去することが可能となり、半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第2半導体層の熱酸化により、第2半導体層の裏面側に絶縁膜を形成することが可能となり、半導体層の膜厚を精度よく制御することができる。
また、本発明の一態様に係る半導体基板の製造方法によれば、前記半導体基板および前記第2半導体層は単結晶Si、前記第1半導体層はSiGeであることを特徴とする。
これにより、第1半導体層と第2半導体層との間の格子整合をとることを可能としつつ、第2半導体層と第2半導体層との間のエッチング時の選択比を大きくすることができる。このため、結晶品質の良い第2半導体層を第1半導体層上に形成することが可能となり、半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となる。
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第1半導体層のフッ硝酸処理により、前記第1半導体層を選択的にエッチングすることを特徴とする。
これにより、第2半導体層がエッチャントに侵されることを防止しつつ、第1半導体層を除去することが可能となり、第2半導体層下の第1半導体層のエッチング面積を増大させた場合においても、半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層上に第2半導体層を形成する工程と、
前記第1半導体層の一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな材料で構成され、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
前記露出部を介して、前記空洞部内の前記半導体基板および前記第2半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程と、
前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース/ドレイン層を前記第2半導体層に形成する工程とを備えることを特徴とする。
これにより、第2半導体層を半導体基板上で安定して支持することを可能としつつ、第2半導体層と半導体基板との間の第1半導体層を広範囲に渡って除去することが可能となるとともに、第2半導体層の熱酸化により、第2半導体層の裏面側に絶縁膜を形成することができる。このため、バルク基板を用いることで、絶縁膜上に半導体層を形成することが可能となるとともに、絶縁膜上に形成可能な半導体層の幅を拡大することが可能となり、コスト増を抑制しつつ、品質の良いSOIトランジスタを形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層上に第2半導体層を形成する工程と、
前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記第1半導体層および前記第2半導体層の側壁に成膜され、前記第1半導体層よりもエッチングレートが小さな支持体を前記第1溝内に形成する工程と、
前記支持体が側壁に形成された前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を形成する工程と、
前記第2溝を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
前記第1溝および前記第2溝を介して、前記空洞部内の前記半導体基板および前記第2半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程と、
前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース/ドレイン層を前記第2半導体層に形成する工程とを備えることを特徴とする。
これにより、第2半導体層を半導体基板上で安定して支持することを可能としつつ、第2半導体層と半導体基板との間の 第1半導体層を広範囲に渡って除去することが可能となるとともに、第2半導体層の熱酸化により、第2半導体層の裏面側に絶縁膜を形成することができる。このため、バルク基板を用いることで、絶縁膜上に半導体層を形成することが可能となるとともに、絶縁膜上に形成可能な半導体層の幅を拡大することが可能となり、コスト増を抑制しつつ、品質の良いSOIトランジスタを形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第1溝および前記第2溝は、素子分離領域に配置されることを特徴とする。
これにより、第2半導体層の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、第2半導体層下の第1半導体層を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、SOIトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、SOIトランジスタのコストダウンを図ることが可能となる。
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図1(a)〜図8(a)は、本発明の一実施形態に係る半導体装置の製造方法を示す斜視図、図1(b)〜図8(b)は、図1(a)〜図8(a)のA1−A1´〜A8−A8´線でそれぞれ切断した断面図、図1(c)〜図8(c)は、図1(a)〜図8(a)のB1−B1´〜B8−B8´線でそれぞれ切断した断面図である。
図1において、半導体基板1上には第1半導体層2がエピタキシャル成長にて形成され、第1半導体層2上には第2半導体層3がエピタキシャル成長にて形成されている。なお、第1半導体層2は、半導体基板1および第2半導体層3よりもエッチング時の選択比が大きな材質を用いることができ、半導体基板1および第2半導体層3の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどを用いることができる。特に、半導体基板1がSiの場合、第1半導体層2としてSiGe、第2半導体層3としてSiを用いることが好ましい。これにより、第1半導体層2と第2半導体層3の間との格子整合をとることを可能としつつ、第1半導体層2と第2半導体層3との間の選択比を確保することができる。
そして、第2半導体層3の熱酸化またはCVDなどの方法により第2半導体層3の表面に下地酸化膜4を形成する。
次に、図2に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、下地酸化膜4、第2半導体層3および第1半導体層2をパターニングすることにより、半導体基板1の一部を露出させる溝6を形成する。なお、半導体基板1の一部を露出させる場合、半導体基板1の表面でエッチングを止めるようにしてもよいし、半導体基板1をオーバーエッチングして半導体基板1に凹部を形成するようにしてもよい。また、溝6の配置位置は、第2半導体層3の素子分離領域の一部に対応させることができる。
次に、CVDなどの方法により基板全面に、支持体5を成膜する。支持体5は、図3に示すように、溝6内の、第1半導体層2および第2半導体層3の側壁にも成膜され、第2半導体層3を半導体基板1上で支持する。支持体5の材質としては、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いる。
次に、図4に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体5、下地酸化膜4、第2半導体層3および第1半導体層2をパターニングすることにより、第1半導体層2の一部を露出させる溝8を形成する。ここで、溝8の配置位置は、第2半導体層3の素子分離領域の残りの部分に対応させることができる。
なお、第1半導体層2の一部を露出させる場合、第1半導体層2の表面でエッチングを止めるようにしてもよいし、第1半導体層2をオーバーエッチングして第1半導体層層2に凹部を形成するようにしてもよい。あるいは、溝8内の第1半導体層2を貫通させて半導体基板1の表面を露出させるようにしてもよい。ここで、第1半導体層2のエッチングを途中で止めることにより、溝8内の半導体基板1の表面が露出されることを防止することができる。このため、第1半導体層をエッチング除去する際に、溝8内の半導体基板1がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝8内の半導体基板1のオーバーエッチングを抑制することができる。
次に、図5に示すように、溝8を介してエッチングガスまたはエッチング液を第1半導体層2に接触させることにより、第1半導体層2をエッチング除去し、半導体基板1と第2半導体層3との間に空洞部9を形成する。
ここで、第2半導体層3下に配置される犠牲層として第1半導体層2を用いることにより、第1半導体層2上に第2半導体層3をエピタキシャル成長させることを可能としつつ、第2半導体層3と第1半導体層との間のエッチング時の選択比を大きくすることができる。このため、第2半導体層3がエッチングされることを防止しつつ、第1半導体層2を選択的に除去することができ、第2半導体層3下の第1半導体層2のエッチング面積が制限されることを防止することができる。この結果、第2半導体層3の結晶品質の劣化を抑制しつつ、酸化膜10上に形成可能な第2半導体層3の幅を拡大することができ、結晶品質の良い第2半導体層3を酸化膜10上に安価に形成することが可能となる。
また、溝6内に支持体5を設けることにより、第1半導体層2が除去された場合においても、第2半導体層3を半導体基板1上で支持することが可能となるとともに、溝6とは別に溝8を設けることにより、第2半導体層3下の第1半導体層2にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層3の品質を損なうことなく、第2半導体層3と半導体基板1との間の絶縁を図ることが可能となる。
なお、半導体基板1および第2半導体層3がSi、第1半導体層2がSiGeの場合、第1半導体層2のエッチング液としてフッ硝酸(フッ酸、硝酸、水の混合液)を用いることが好ましい。これにより、SiとSiGeの選択比として1:100〜1000程度を得ることができ、半導体基板1および第2半導体層3のオーバーエッチングを抑制しつつ、第1半導体層2を除去することが可能となる。また第1半導体層2のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
また、第1半導体層2をエッチング除去する前に、陽極酸化などの方法により第1半導体層2を多孔質化するようにしてもよいし、第1半導体層2にイオン注入を行うことにより、第1半導体層2をアモルファス化するようにしてもよい。これにより、第1半導体層2のエッチングレートを増大させることが可能となり、第1半導体層2のエッチング面積を拡大することができる。
次に、図6に示すように、半導体基板1および第2半導体層3の熱酸化を行うことにより、半導体基板1と第2半導体層3との間の空洞部9に酸化膜10を形成するとともに、溝8内の第2半導体層3の側壁に酸化膜11を形成する。
これにより、エピタキシャル成長時の第2半導体層3の膜厚および第2半導体層3の熱酸化時の酸化膜11の膜厚により、素子分離後の第2半導体層3の膜厚を規定することができる。このため、第2半導体層3の膜厚を精度よく制御することができ、第2半導体層3の膜厚のバラツキを低減させることを可能としつつ、第2半導体層3を薄膜化することができる。
また、エッチングレートが互いに異なる第1半導体層2および第2半導体層3を半導体基板1上に順次成膜するとともに、溝6、8の形成を2回に分けて行うことにより、半導体基板1と第2半導体層3との間の空洞部9に酸化膜10を形成することが可能となる。このため、工程増を抑止しつつ、品質の良いSOI基板を安定して作製することが可能となり、コストアップを抑制しつつ、SOIトランジスタを安定して作製することが可能となる。
また、第2半導体層3上に支持体5を設けることで、第2半導体層3の表面が熱酸化されることを防止しつつ、第2半導体層3の裏面側に酸化膜10を形成することが可能となる。このため、溝8内に形成された酸化膜11が侵食されることを防止しつつ、第2半導体層3の表面を露出させることができ、素子分離を安定して行うことを可能としつつ、第2半導体層3にトランジスタを形成することが可能となる。
また、溝6、8の配置位置を第2半導体層3の素子分離領域に対応させることにより、第2半導体層3の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、第2半導体層3下の第1半導体層2を除去するための溝を別途設ける必要がなくなる。このため、工程増を抑制しつつ、SOIトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、SOIトランジスタのコストダウンを図ることが可能となる。
なお、酸化膜10、11を形成した後、高温アニールを行うようにしてもよい。これにより、酸化膜10、11をリフローさせることが可能となり、酸化膜10、11のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。また、酸化膜10、11を形成した後、高温アニールを行うことにより、空洞部9に埋め込まれた酸化膜10に隙間が残った場合においても、酸化膜10の隙間を塞ぐことができる。
また、図6の方法では、半導体基板1および第2半導体層3の熱酸化を行うことにより、半導体基板1と第2半導体層3との間の空洞部9に酸化膜10を形成する方法について説明したが、CVDなどの方法により、半導体基板1と第2半導体層3との間の空洞部9に絶縁膜を埋め込むようにしてもよい。
次に、図7に示すように、CVDなどの方法により溝6、8内に埋め込み絶縁層13を埋め込んだ後、下地酸化膜4および下地酸化膜4上の支持体5を除去する。これにより、溝6、8内に埋め込み絶縁層13を一括して埋め込むことが可能となり、工程増を抑制しつつ、素子分離を安定して行うことができる。なお、下地酸化膜4および下地酸化膜4上の支持体5を除去してから、溝6、8内に埋め込み絶縁層13を埋め込むようにしてもよい。また、必要に応じて、CMP(化学的機械的研磨)などの方法により、埋め込み絶縁層13を平坦化するようにしてもよい。
次に、図8に示すように、第2半導体層3の表面の熱酸化を行うことにより、第2半導体層3の表面にゲート絶縁膜21を形成する。そして、CVDなどの方法により、ゲート絶縁膜21が形成された第2半導体層3上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層3上にゲート電極22を形成する。
次に、ゲート電極22をマスクとして、As、P、Bなどの不純物を第2半導体層3内にイオン注入することにより、ゲート電極22の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層23a、23bを第2半導体層3に形成する。そして、CVDなどの方法により、LDD層23a、23bが形成された第2半導体層3上に絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極22の側壁にサイドウォール24a、24bをそれぞれ形成する。そして、ゲート電極22およびサイドウォール24a、24bをマスクとして、As、P、Bなどの不純物を第2半導体層3内にイオン注入することにより、サイドウォール24a、24bの側方にそれぞれ配置された高濃度不純物導入層からなるソース/ドレイン層25a、25bを第2半導体層3に形成する。
これにより、第2半導体層3を半導体基板1上で安定して支持することを可能としつつ、第2半導体層3と半導体基板1との間の第1半導体層2を広範囲に渡って除去することが可能となるとともに、第2半導体層3の熱酸化により、第2半導体層3の裏面側に酸化膜10を形成することができる。このため、バルク基板を用いることで、酸化膜10上に第2半導体層3を形成することが可能となるとともに、酸化膜10上に形成可能な第2半導体層3の幅を拡大することが可能となり、コスト増を抑制しつつ、品質の良いSOIトランジスタを形成することが可能となる。
なお、上述した実施形態では、酸化膜10、11を形成した後、溝6、8内に埋め込み絶縁層13を一括して埋め込む方法について説明したが、溝8を形成する前に、支持体5が形成された溝6内に絶縁体を埋め込むようにしてもよい。これにより、支持体5を絶縁体で補強することが可能となり、溝6の幅が狭い場合においても、第2半導体層3を半導体基板1上で安定して支持することができる。
また、上述した実施形態では、酸化膜10を介して半導体基板1上に第2半導体層3を1層分だけ積層する方法について説明したが、酸化膜をそれぞれ介して複数の半導体層を半導体基板1上に積層するようにしてもよい。
本発明の一実施形態に係る半導体装置の製造方法を示す図。 本発明の一実施形態に係る半導体装置の製造方法を示す図。 本発明の一実施形態に係る半導体装置の製造方法を示す図。 本発明の一実施形態に係る半導体装置の製造方法を示す図。 本発明の一実施形態に係る半導体装置の製造方法を示す図。 本発明の一実施形態に係る半導体装置の製造方法を示す図。 本発明の一実施形態に係る半導体装置の製造方法を示す図。 本発明の一実施形態に係る半導体装置の製造方法を示す図。
符号の説明
1 半導体基板、2 第1半導体層、3 半導体層、4 下地酸化膜、5 支持体、6、8 素子分離用溝、7 支持体、9 空洞部、10、11 酸化膜、13 埋め込み絶縁層、21 ゲート絶縁膜、22 ゲート電極、23a、23b LDD層、24a、24b サイドウォールスペーサ、25a、25b ソース/ドレイン層。

Claims (7)

  1. 半導体基板上に第1半導体層を形成する工程と、
    前記第1半導体層上に第2半導体層を形成する工程と、
    前記第1半導体層の一部を前記第2半導体層から露出させる露出部を形成する工程と、
    前記第1半導体層よりもエッチングレートが小さな材料で構成され、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
    前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記半導体層との間に形成する工程と、
    前記露出部を介して、前記空洞部内の半導体基板および前記半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
  2. 半導体基板上に第1半導体層を形成する工程と、
    前記第1半導体層上に第2半導体層を形成する工程と、
    前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
    前記第1半導体層および前記第2半導体層の側壁に成膜され、前記第1半導体層よりもエッチングレートが小さな支持体を前記第1溝内に形成する工程と、
    前記支持体が側壁に形成された前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を形成する工程と、
    前記第2溝を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
    前記第1溝および前記第2溝を介して、前記空洞部内の前記半導体基板および前記第2半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
  3. 前記半導体基板および前記第2半導体層は単結晶Si、前記第1半導体層はSiGeであることを特徴とする請求項1または2記載の半導体基板の製造方法。
  4. 前記第1半導体層のフッ硝酸処理により、前記第1半導体層を選択的にエッチングすることを特徴とする請求項1から3のいずれか1項記載の半導体基板の製造方法。
  5. 半導体基板上に第1半導体層を形成する工程と、
    前記第1半導体層上に第2半導体層を形成する工程と、
    前記第1半導体層の一部を前記第2半導体層から露出させる露出部を形成する工程と、
    前記第1半導体層よりもエッチングレートが小さな材料で構成され、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
    前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
    前記露出部を介して、前記空洞部内の前記半導体基板および前記第2半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程と、
    前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極の両側にそれぞれ配置されたソース/ドレイン層を前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  6. 半導体基板上に第1半導体層を形成する工程と、
    前記第1半導体層上に第2半導体層を形成する工程と、
    前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
    前記第1半導体層および前記第2半導体層の側壁に成膜され、前記第1半導体層よりもエッチングレートが小さな支持体を前記第1溝内に形成する工程と、
    前記支持体が側壁に形成された前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を形成する工程と、
    前記第2溝を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
    前記第1溝および前記第2溝を介して、前記空洞部内の前記半導体基板および前記第2半導体層の熱酸化を行うことにより、前記空洞部内に埋め込まれた絶縁膜を形成する工程と、
    前記第2半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極の両側にそれぞれ配置されたソース/ドレイン層を前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  7. 前記第1溝および前記第2溝は、素子分離領域に配置されることを特徴とする請求項6記載の半導体装置の製造方法。
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