JP2007251005A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ＳＯＩ領域等の領域を具備するＳＯＩ基板等の基板（絶縁膜上に半導体層が存在するような領域を具備するような基板）により構成される半導体装置を提供する手法を提案する。
【解決手段】半導体基板上に除去予定層を形成し、前記除去予定層上に半導体層を形成し、バルク領域の前記半導体層及び前記除去予定層を除去し、ＳＯＩ領域の前記半導体層を貫通して前記除去予定層に到達する溝を形成し、前記溝を利用して前記除去予定層を除去し、前記除去予定層を除去してできた空洞に絶縁膜を形成する事を特徴とする半導体装置の製造方法。
【選択図】図１
【解決手段】半導体基板上に除去予定層を形成し、前記除去予定層上に半導体層を形成し、バルク領域の前記半導体層及び前記除去予定層を除去し、ＳＯＩ領域の前記半導体層を貫通して前記除去予定層に到達する溝を形成し、前記溝を利用して前記除去予定層を除去し、前記除去予定層を除去してできた空洞に絶縁膜を形成する事を特徴とする半導体装置の製造方法。
【選択図】図１
Description
本発明は、半導体装置及びその製造方法、例えばキャパシタレス方式のＤＲＡＭメモリセルを備える半導体記憶装置及びその製造方法に関する。
従来のＤＲＡＭのＤＲＡＭメモリセルは、信号電荷蓄積用のキャパシタとスイッチング用のトランジスタ（ＭＯＳＦＥＴその他のＦＥＴ）により構成される。信号電荷蓄積用に必要なキャパシタの容量は、通常３０ｆＦ程度である。たとえＤＲＡＭのデザインルールが素子の集積度の向上のために縮小されるとしても、ＤＲＡＭの動作の安定性を確保するためには、この３０ｆＦというキャパシタの容量が確保される必要がある。従って、従来のＤＲＡＭのＤＲＡＭメモリセルに関しては、スタック型キャパシタやトレンチ型キャパシタの絶縁膜の薄膜化のような、キャパシタの小型化のためのプロセス的な改良が必要とされてきた。
これに対して、キャパシタレス方式のＤＲＡＭが提唱されている。キャパシタレス方式のＤＲＡＭのＤＲＡＭメモリセルでは、トランジスタ（ＭＯＳＦＥＴその他のＦＥＴ）は必要とされるが、キャパシタは必要とされない。従って、キャパシタレス方式のＤＲＡＭでは、ＤＲＡＭメモリセルが素子の集積度の向上を妨げる可能性が少ない。
キャパシタレス方式のＤＲＡＭメモリセルの具体例としては、特許文献１に記載されているＦＢＣ（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｃｅｌｌ）が挙げられる。特許文献１に記載のＦＢＣは、ＳＯＩ基板上に形成されたＦＥＴにより構成されている。特許文献１に記載のＦＢＣでは、ＦＥＴのチャネル領域に正孔が存在する場合と正孔が存在しない場合とでＦＥＴの閾値電圧が異なるという現象が、メモリセルの実現に利用されている。
基板上にメモリセルとメモリセル以外の素子とを形成する場合において、メモリセルとしてＦＢＣを採用する場合について考察する。このような場合に、ＳＯＩ基板上にＳＯＩ領域とバルク領域とを設定して、メモリセルとメモリセル以外の素子とをそれぞれＳＯＩ領域上とバルク領域上とに形成するような案が考えられる。これにより、あたかもメモリセルとメモリセル以外の素子とがそれぞれ通常のＳＯＩ基板上と通常のバルク基板上とに形成されているかのようなデバイス構造が実現される。
上記のデバイス構造には、メモリセルとメモリセル以外の素子とが通常のＳＯＩ基板上に形成されているようなデバイス構造に対して、下記の利点がある。第１に、メモリセル以外の素子のＳＰＩＣＥ ＭＯＤＥＬ等の設計環境をバルク基板向けからＳＯＩ基板向けに変更する必要がなくなり、デバイスの開発効率が向上される。第２に、メモリセル以外の素子の入出力回路等の高耐圧トランジスタ特性及びＥＳＤ特性が改善される。第３に、メモリセル以外の素子が通常のバルク基板上に形成されているような従来のデバイス構造との仕様の連続性を確保することができる。
基板上にメモリセルとメモリセル以外の素子とを形成する場合にて、メモリセルとしてＦＢＣを採用する場合には、基板として通常のＳＯＩ基板を採用する場合にも、ＳＯＩ領域とバルク領域とを具備する特殊なＳＯＩ基板を採用する場合にも、ＳＯＩ基板を用意する必要があるという点では共通している。前者のＳＯＩ基板は例えば、市販のＳＯＩ基板を購入することで用意できる。後者のＳＯＩ基板は例えば、半導体プロセス処理により市販のＳＯＩ基板の内部のＳＯＩ領域の一部をバルク領域に作り変えることで用意できる。
しかし、市販のＳＯＩ基板は市販のバルク基板より大変高価である。現状では、市販のＳＯＩ基板の価格は市販のバルク基板の価格の５倍から１０倍ほどである。一方、市販のＳＯＩ基板と同様の基板を市販のＳＯＩ基板と同様の手法で自前で製造するならば、甚大な手間が発生する。
よって、基板上にメモリセルとメモリセル以外の素子とを形成する場合においてメモリセルとしてＦＢＣを採用する場合、基板として前者のＳＯＩ基板を採用する代わりに後者のＳＯＩ基板を採用するという大変効果的な案が考えられるにもかかわらず、ＳＯＩ基板を用意する費用や手間が障害となる。
そして、ＳＯＩ基板を用意する費用や手間の問題は、ＳＯＩ基板上にメモリセルのみを形成する場合にもやはり同様に障害となる。
特開２００２−２４６５７１号公報
S. M. Kim, et al., ECS, The proceedings of the 11th International Symposium on SOI Technology and Devices, p81, 2003
本発明は、ＳＯＩ領域等の領域を具備するＳＯＩ基板等の基板（絶縁膜上に半導体層が存在するような領域を具備するような基板）により構成される半導体装置を提供する手法を提案することを課題とする。
本発明は、例えば、半導体基板上に除去予定層を形成し、前記除去予定層上に半導体層を形成し、バルク領域の前記半導体層及び前記除去予定層を除去し、ＳＯＩ領域の前記半導体層を貫通して前記除去予定層に到達する溝を形成し、前記溝を利用して前記除去予定層を除去し、前記除去予定層を除去してできた空洞に絶縁膜を形成する事を特徴とする半導体装置の製造方法に係る。
本発明は、例えば、半導体基板上に除去予定層を形成し、ＳＯＩ領域の前記除去予定層の一部を除去し、バルク領域の前記除去予定層を除去し、前記ＳＯＩ領域の前記除去予定層の一部を除去した後に前記除去予定層上に半導体層を形成し、前記ＳＯＩ領域の前記半導体層を貫通して前記除去予定層に到達する溝を形成し、前記溝を利用して前記除去予定層を除去し、前記除去予定層を除去してできた空洞に絶縁膜を形成する事を特徴とする半導体装置の製造方法に係る。
本発明は、例えば、半導体基板上のＳＯＩ領域に形成された半導体層と、前記ＳＯＩ領域の前記半導体基板と前記半導体層との間に形成された絶縁膜と、前記半導体層上に形成されたメモリ用トランジスタと、前記ＳＯＩ領域に形成された線状の素子分離層とを備え、前記絶縁膜と前記半導体層は、前記素子分離層間に形成されている事を特徴とする半導体装置に係る。
本発明は、ＳＯＩ領域等の領域を具備するＳＯＩ基板等の基板（絶縁膜上に半導体層が存在するような領域を具備するような基板）により構成される半導体装置を提供する手法を提案することを可能にする。
（第１実施例）
図１は、第１実施例の半導体記憶装置を示す図である。図１Ａと図１Ｂは、当該半導体記憶装置の上面図である。図１Ｃと図１Ｄは、当該半導体記憶装置の面ａと面ｂの断面図である。
図１は、第１実施例の半導体記憶装置を示す図である。図１Ａと図１Ｂは、当該半導体記憶装置の上面図である。図１Ｃと図１Ｄは、当該半導体記憶装置の面ａと面ｂの断面図である。
図１の半導体記憶装置の基板上には、メモリ用のトランジスタが形成されるＳＯＩ領域と、ロジック用のトランジスタが形成されるバルク領域が存在する。図１Ａと図１ＣにはＳＯＩ領域が図示されており、図１Ｂと図１Ｄにはバルク領域が図示されている。メモリ用のトランジスタとロジック用のトランジスタは共に、ここではＦＥＴ（ここではＭＯＳＦＥＴ）である。メモリ用のトランジスタにより、キャパシタレス方式のＤＲＡＭメモリセル（ＦＢＣ）が構成されている。
図１の半導体記憶装置は、基板（ここでは半導体基板）１０１と、絶縁膜１０２と、半導体層１０３と、ゲート絶縁膜１０４と、ゲート電極１０５と、ＳＴＩ層１１１と、ソース線（ＳＬ）１２１と、ビット線（ＢＬ）１２２と、ワード線（ＷＬ）１２３により構成されている。
基板１０１と絶縁膜１０２と半導体層１０３とゲート絶縁膜１０４とゲート電極１０５は、この順番で下層から上層へと積層されている。ワード線１２３は、上面図の縦方向に伸びる線状の形状に整形されている。半導体層１０３は、上面図の横方向に伸びる線状の形状に整形されている。ワード線１２３と半導体層１０３の交差領域には、ゲート絶縁膜１０４とゲート電極１０５が形成されている。
ＳＯＩ領域には、絶縁層１０２と半導体層１０３とが存在する。従って、ＳＯＩ領域のＭＯＳＦＥＴは、半導体層１０３とゲート絶縁膜１０４とゲート電極１０５とを構成要素とする。半導体層１０３には、ＳＯＩ領域のＭＯＳＦＥＴの構成要素として、ソース領域１３１とドレイン領域１３２と信号電荷蓄積用のボディ領域１３３とが存在する。ソース領域１３１とソース線１２１は直接的に、ドレイン領域１３２とビット線１２２は直接的に、ボディ領域１３３とワード線１２３は間接的に接続されている。
バルク領域には、絶縁層１０２と半導体層１０３とが存在しない。従って、バルク領域のＭＯＳＦＥＴは、基板１０１とゲート絶縁膜１０４とゲート電極１０５とを構成要素とする。基板１０１には、バルク領域のＭＯＳＦＥＴの構成要素として、ソース領域１４１とドレイン領域１４２とが存在する。バルク領域においては、半導体基板上に直接トランジスタ等が形成されるため、特性が優れ、ロジック回路に適する素子を形成することができる。
絶縁膜１０２は、基板１０１上に基層（後述）が形成され、基層上に半導体層１０３が形成され、半導体層１０３を貫通して基層に到達する溝が形成され、該溝を利用して基層が除去され、基層が除去されてできた空洞に当該絶縁膜１０２が形成されることで、基板１０１と半導体層１０３との間に形成された絶縁膜である。絶縁膜１０２は、このような手法によって基板１０１と半導体層１０３との間に形成された埋込酸化膜（ＢＯＸ膜）である。上記の基層は、除去されることが予定されて形成される除去予定層の具体例に相当する。
さて、第１実施例の半導体記憶装置の基板は、ＳＯＩ領域を具備するＳＯＩ基板である。しかし、第１実施例の半導体記憶装置の基板の製造手法は、従来の半導体記憶装置のＳＯＩ基板の製造手法と相違する。第１実施例の半導体記憶装置においては、当該基板を構成する絶縁膜１０２（ＳＯＩ基板を構成するＳＯＩ絶縁膜）が上記の手法により形成されるのである。
これにより、ＳＯＩ基板を具備する半導体記憶装置を製造する際に、半導体記憶装置を構成するＳＯＩ基板を用意する費用や手間が軽減される。特に、メモリセルとメモリセル以外の素子とを基板上に形成する場合には、基板としてＳＯＩ領域とバルク領域とを具備するＳＯＩ基板を採用するのが大変効果的であるため、このようなＳＯＩ基板を採用するための費用や手間が軽減されることによる恩恵は大きいと言える。
図２乃至図９は、第１実施例の半導体記憶装置の製造方法を示す図である。各図の図Ａと図Ｂは、当該半導体記憶装置の上面図である。各図の図Ｃと図Ｄと図Ｅと図Ｆは、当該半導体記憶装置の面ａと面ｂと面ｃと面ｄの断面図である。
先ず、図２のように、Ｓｉ（シリコン）からなる基板１０１上に、ＳｉＧｅ（シリコンゲルマニウム）からなる基層２０１を全面にエピタキシャル成長させる。基層２０１は、基板１０１上に形成される層の下地層となる。基板１０１と基層２０１が、基板１０１上の基層２０１上に形成される層の下地となる。基層２０１の層厚は、ここでは２５ｎｍである。基層２０１内のＳｉとＧｅのモル構成比率は、ここでは７０％乃至８０％と３０％乃至２０％である。続いて、図２のように、ＳｉＧｅからなる基層２０１上に、Ｓｉからなる半導体層１０３を全面にエピタキシャル成長させる。半導体層１０３の層厚は、ここでは４０ｎｍである。続いて、図２のように、ＳＯＩ領域とバルク領域を形成するためのマスク材（シリコン窒化膜）２０２を、半導体層１０３上に全面に堆積する。
次に、リソグラフィとＲＩＥ（リアクティブ・イオン・エッチング）により、バルク領域のマスク材２０２を除去する。続いて、ＳＯＩ領域についてマスク材２０２をマスクとして、バルク領域の半導体層１０３と基層２０１とをエッチング除去して、バルク領域の基板１０１の表面を露出させる。続いて、図３のように、ＳＯＩ領域のマスク材２０２を除去する。
次に、図４のように、ＳＴＩ層１１１の溝２１１を形成するためのマスク材（シリコン窒化膜）２０３を、ＳＯＩ領域の半導体層１０３上及びバルク領域の基板１０１上に全面に堆積する。続いて、図４のように、リソグラフィとＲＩＥにより、ＳＴＩ層１１１の溝２１１となる領域のマスク材２０３を除去する。続いて、図４のように、マスク材２０３をマスクとするＲＩＥにより、当該領域の半導体層１０３と基層２０１と基板１０１とをエッチング除去し、当該領域の半導体層１０３と基層２０１とを貫通する溝２１１を形成する。これにより、ＳＯＩ領域内の溝２１１の側面に基層２０１が露出する。なお、この時点で溝２１１は、基層２０１に到達していれば、基層２０１を貫通していても貫通していなくてもよい。
次に、図５のように、半導体層１０３と基層２０１とを貫通する溝２１１を利用して、基層２０１をエッチング除去する。ここでは、基板１０１をエッチング液に浸すことで、ＳＯＩ領域内の溝２１１の側面から基層２０１をすべてエッチング除去する。エッチング液はここでは、濃度７０％の硝酸水溶液と濃度４９％のフッ酸水溶液と濃度９９．９％の酢酸水溶液と水が体積比率で４０：１：２：５７の割合で混合された混合水溶液（非特許文献１参照）である。このようにして、ＳＯＩ領域内の基板１０１と半導体層１０３との間に空洞２１２ができる。
次に、図６のように、全面を酸化することにより、ＳＯＩ領域内の空洞２１２の表面と溝２１１の表面にシリコン酸化膜が成長する。当該シリコン酸化膜が上記の絶縁膜１０２である。ここでは、当該シリコン酸化膜の膜厚を１３ｎｍとすることで、ＳＯＩ領域内の空洞２１２内を当該シリコン酸化膜で埋め尽くすことができる。こうして、ＳＯＩ領域内の基板１０１と半導体層１０３との間の空洞２１２に絶縁膜１０２が形成される。
次に、図７のように、ＳＴＩ層１１１の溝２１１にシリコン酸化膜を埋め込みシリコン酸化膜を平坦化することにより、ＳＴＩ層１１１を形成する。この際に、マスク２０３も除去される。続いて、図７のように、シリコン酸化膜と多結晶シリコンを堆積して、リソグラフィとＲＩＥにより、ゲート絶縁膜１０４とゲート電極１０５（ワード線１２３）を形成する。続いて、図８のように、ＳＯＩ領域の半導体層１０３内及びバルク領域の基板１０１内に、ｎ型のソース領域１３１，１４１及びｎ型のドレイン領域１３２，１４２を形成する。続いて、図８のように、ＬＤＤ側壁２２１とＣｏＳｉ皮膜２２２を形成する。続いて、図９のように、ソース線１２１とビット線１２２を形成する。こうして、ＳＯＩ領域の半導体層１０３上及びバルク領域の基板１０１上にＭＯＳＦＥＴが形成される。
第１実施例では、図７のように複数列の線状のＳＴＩ層１１１を基板１０１上に形成すべく、図４のように複数列の線状の溝２１１を基板１０１上に形成する。これにより、絶縁膜１０２と半導体層１０３は、図６の段階で溝２１１と溝２１１との間に存在（図６Ｅ参照）する事になり、最終的にＳＴＩ層１１１とＳＴＩ層１１１との間に存在する事になる。そして、メモリ用のトランジスタは、図７Ｂ，図８Ｂ，図９Ｂのように、ＳＴＩ層１１１間に存在する半導体層１０３上に形成される。メモリ用のトランジスタは、ＳＴＩ層１１１を形成する前に形成しても、ＳＴＩ層１１１を形成した後に形成してもよい。第１実施例では、半導体記憶装置の製造方法の特異性に起因して、このような特徴的な構造が出現するのである。ＳＴＩ（シャロウ・トレンチ・アイソレーション）層１１１は、トランジスタ同士を分離するための素子分離層の具体例に相当する。
第１実施例ではさらに、メモリ用のトランジスタを構成するゲート絶縁膜１０４の下面の高さ（即ち、当該ゲート絶縁膜１０４と半導体層１０３との界面の高さ。図１Ｃ参照）が、ロジック用のトランジスタを構成するゲート絶縁膜１０４の下面の高さ（即ち、当該ゲート絶縁膜１０４と基板１０１との界面の高さ。図１Ｄ参照）よりも高くなっている。前者のゲート絶縁膜１０４の下面の高さと後者のゲート絶縁膜１０４の下面の高さには、絶縁膜１０２と半導体層１０３の厚み相当分の差があるからである。そのため、ロジック用のトランジスタを構成するゲート絶縁膜１０４の下面の高さは、絶縁膜１０２の下面の高さ（即ち、当該絶縁膜１０２と基板１０１との界面の高さ。図１Ｃ参照）と同じ高さとなっている。なお、これらの「高さ」とは、図１Ｃや図１Ｄの紙面上下方向の「高さ」を意味するものとする。
（第２実施例）
図１０は、第２実施例の半導体記憶装置を示す図である。図１０Ａと図１０Ｂは、当該半導体記憶装置の上面図に相当する。図１０Ｃと図１０Ｄは、当該半導体記憶装置の面ａと面ｂの断面図に相当する。
図１０は、第２実施例の半導体記憶装置を示す図である。図１０Ａと図１０Ｂは、当該半導体記憶装置の上面図に相当する。図１０Ｃと図１０Ｄは、当該半導体記憶装置の面ａと面ｂの断面図に相当する。
第１実施例と第２実施例の相違点について説明する。
絶縁膜１０２は、基板１０１上に基層（後述）が形成され、基層の一部（後述）が除去され、基層の一部が除去された後に基層上に半導体層１０３が形成され、半導体層１０３を貫通して基層に到達する溝が形成され、該溝を利用して残りの基層が除去され、残りの基層が除去されてできた空洞に当該絶縁膜１０２が形成されることで、基板１０１と半導体層１０３との間に形成された絶縁膜である。絶縁膜１０２は、このような手法によって基板１０１と半導体層１０３との間に形成された埋込酸化膜（ＢＯＸ膜）である。上記の基層は、除去されることが予定されて形成される除去予定層の具体例に相当する。
基層の一部が除去された領域には、その後に基層上に形成された半導体層１０３が存在している。当該領域は、図１０に半導体層１０３の基板接続領域３０１として図示されている。図１０のように半導体層１０３は、基板接続領域３０１において基板１０１に接続されている。図１０のように基板接続領域３０１は、鉛直方向に見ると半導体層１０３のソース領域１３１（ソース線１２１）の下方向に位置しており、水平方向に見ると絶縁膜１０２の横方向に位置している。半導体層１０３は、絶縁膜１０２を介してＳＯＩ領域で基板１０１上に形成されている部分と、絶縁膜１０２を介さずにＳＯＩ領域で基板１０１上に直接形成されている部分とを有する、とも言える。即ち、半導体層１０３は、絶縁膜１０２上に堆積されている部分（積層部分）と、絶縁膜１０２上に堆積されていない部分（非積層部分）により構成されている。後者の非積層部分に相当するのが、基板接続領域３０１の部分及びその上方向の部分であり、前者の積層部分に相当するのが、それ以外の部分である。
基板接続領域３０１の存在は、絶縁膜１０２を形成する途中で上記の空洞ができた際に有用である。当該空洞の発生時から消滅時までに実施される製造工程（ウェット洗浄等）においては、当該空洞のせいでパターンくずれが発生する可能性がある。ビット線１２２が伸びる方向に半導体層１０３が浮いた状態になるからである。しかし、ここでは空洞の上面を構成する半導体層１０３（上面層）と空洞の下面を構成する基板１０１（下面層）が基板接続領域３０１（上下接続領域）において接続されているため、当該空洞のせいでパターンくずれが発生する可能性が軽減されている。いわば、基板接続領域３０１が当該空洞を支える柱の役割を果たしていると言える。
なお、半導体層１０３が浮いてしまう距離は、基板接続領域３０１がない状態ならば、例えばビット線１２２の両端間の間隔程度（例えば１００μｍ程度）になるが、基板接続領域３０１がある状態ならば、例えばソース線１２１同士の間隔程度（例えば０．５μｍ程度）に抑えられる。
なお、ここでは、基板１０１は第１の導電型の半導体（ここではｐ型Ｓｉ）からなり、半導体層１０３の基板接続領域３０１は第２の導電型の半導体（ここではｎ型Ｓｉ）からなる。即ち、基板１０１と半導体層１０３の接続面はｐｎ接合面になっている。従って、基板１０１と半導体層１０３は、逆方向のバイアス電圧により電気的に分離可能である。例えば、基板１０１の電位が−２Ｖとされて、半導体層１０３の電位が±０Ｖ（グランドレベル）とされる。なお、ここでは、ソース領域１３１，１４１とドレイン領域１３２，１４２は第２の導電型の半導体（ここではｎ型Ｓｉ）からなり、ボディ領域１３３は第１の導電型の半導体（ここではｐ型Ｓｉ）からなる。
なお、第１実施例の半導体記憶装置でも第２実施例の半導体記憶装置でも、基板１０１と絶縁膜１０２との間や絶縁膜１０２と半導体層１０３との間には、他の層が介在してもよい。実際、第２実施例の半導体記憶装置では、後述のように、絶縁膜１０２と半導体層１０３との間に半導体層４０１が介在している。この場合、絶縁膜１０２は基板１０１と半導体層４０１及び半導体層１０３との間に存在することになり、上記の空洞の上面層と下面層はそれぞれ半導体層４０１と基板１０１となる。なお、半導体層４０１と半導体層１０３とを区別する必要がある場合には、半導体層４０１と半導体層１０３とをそれぞれ第１の半導体層４０１と第２の半導体層１０３と表記する。
図１１乃至図１９は、第２実施例の半導体記憶装置の製造方法を示す図である。各図の図Ａと図Ｂは、当該半導体記憶装置の上面図に相当する。各図の図Ｃと図Ｄと図Ｅと図Ｆは、当該半導体記憶装置の面ａと面ｂと面ｃと面ｄの断面図に相当する。
先ず図１１のように、Ｓｉ（シリコン）からなる基板１０１上に、ＳｉＧｅ（シリコンゲルマニウム）からなる基層２０１を全面にエピタキシャル成長させる。基層２０１は、基板１０１上に形成される層の下地層となる。基板１０１と基層２０１が、基板１０１上の基層２０１上に形成される層の下地となる。基層２０１の層厚は、ここでは２５ｎｍである。基層２０１内のＳｉとＧｅのモル構成比率は、ここでは７０％乃至８０％と３０％乃至２０％である。続いて図１１のように、ＳｉＧｅからなる基層２０１上に、Ｓｉからなる（第２の半導体層１０３と別の第１の）半導体層４０１を全面にエピタキシャル成長させる。半導体層４０１の層厚は、ここでは２０ｎｍである。続いて図１１のように、ＳＯＩ領域とバルク領域と基板接続領域３０１となる領域を形成するためのマスク材（シリコン窒化膜）２０２を、半導体層４０１上に全面に堆積する。
次に、リソグラフィとＲＩＥ（リアクティブ・イオン・エッチング）により、基板接続領域３０１となる領域とバルク領域のマスク材２０２を除去する。続いて、マスク材２０２をマスクとするＲＩＥにより、基板接続領域３０１となる領域とバルク領域の半導体層４０１と基層２０１とをエッチング除去して、基板接続領域３０１となる領域とバルク領域の基板１０１の表面を露出させる。続いて図１２のように、ＳＯＩ領域に残るマスク材２０２を除去する。
次に図１３のように、Ｓｉからなる半導体層１０３を、ＳＯＩ領域の半導体層４０１上及びバルク領域の基板１０１上に全面に成長させる。半導体層１０３の層厚はここでは、２０ｎｍである。基板接続領域３０１となる領域以外のＳＯＩ領域においては、半導体層１０３は半導体層４０１上に形成されて、基板接続領域３０１となる領域とバルク領域においては、半導体層１０３は基板１０１上に形成される。これにより、半導体層１０３の基板接続領域３０１が形成される。
次に図１４のように、ＳＴＩ層１１１の溝２１１を形成するためのマスク材（シリコン窒化膜）２０３を、ＳＯＩ領域の半導体層１０３上及びバルク領域の基板１０１上（の半導体層１０３上）に全面に堆積する。続いて図１４のように、リソグラフィとＲＩＥにより、ＳＴＩ層１１１の溝２１１となる領域のマスク材２０３を除去する。続いて図１４のように、マスク材２０３をマスクとするＲＩＥにより、当該領域の半導体層１０３と（半導体層４０１と）基層２０１と基板１０１とをエッチング除去し、当該領域の半導体層１０３と（半導体層４０１と）基層２０１とを貫通する溝２１１を形成する。これにより、ＳＯＩ領域内の溝２１１の側面に基層２０１が露出する。なお、この時点で溝２１１は、基層２０１に到達していれば、基層２０１を貫通していても貫通していなくてもよい。
次に図１５のように、半導体層１０３と（半導体層４０１と）基層２０１とを貫通する溝２１１を利用して、基層２０１をエッチング除去する。ここでは、基板１０１をエッチング液に浸すことで、ＳＯＩ領域内の溝２１１の側面から基層２０１をすべてエッチング除去する。エッチング液はここでは、濃度７０％の硝酸水溶液と濃度４９％のフッ酸水溶液と濃度９９．９％の酢酸水溶液と水が体積比率で４０：１：２：５７の割合で混合された混合水溶液（非特許文献１参照）である。このようにして、ＳＯＩ領域内の基板１０１と（半導体層４０１及び）半導体層１０３との間に空洞２１２ができる。
次に図１６のように、全面を酸化することにより、ＳＯＩ領域内の空洞２１２の表面と溝２１１の表面にシリコン酸化膜が成長する。当該シリコン酸化膜が上記の絶縁膜１０２である。ここでは、当該シリコン酸化膜の膜厚を１３ｎｍとすることで、ＳＯＩ領域内の空洞２１２内を当該シリコン酸化膜で埋め尽くすことができる。こうして、ＳＯＩ領域内の基板１０１と（半導体層４０１及び）半導体層１０３との間の空洞２１２に絶縁膜１０２が形成される。
次に図１７のように、ＳＴＩ層１１１の溝２１１にシリコン酸化膜を埋め込みシリコン酸化膜を平坦化することにより、ＳＴＩ層１１１を形成する。この際に、マスク２０３も除去される。続いて図１７のように、シリコン酸化膜と多結晶シリコンを堆積して、リソグラフィとＲＩＥにより、ゲート絶縁膜１０４とゲート電極１０５（ワード線１２３）を形成する。続いて図１８のように、ＳＯＩ領域の半導体層１０３内と半導体層４０１内及びバルク領域の基板１０１内と半導体層１０３内に、ｎ型のソース領域１３１，１４１及びｎ型のドレイン領域１３２，１４２並びにｎ型の基板接続領域３０１を形成する。続いて図１８のように、ＬＤＤ側壁２２１とＣｏＳｉ皮膜２２２を形成する。続いて図１９のように、ソース線１２１とビット線１２２を形成する。こうして、ＳＯＩ領域の半導体層１０３上及びバルク領域の基板１０１上にＭＯＳＦＥＴが形成される。
１０１ 基板
１０２ 絶縁膜
１０３ 半導体層
１０４ ゲート絶縁膜
１０５ ゲート電極
１１１ ＳＴＩ層
１２１ ソース線（ＳＬ）
１２２ ビット線（ＢＬ）
１２３ ワード線（ＷＬ）
１３１ ソース領域
１３２ ドレイン領域
１３３ ボディ領域
１４１ ソース領域
１４２ ドレイン領域
２０１ 基層
２０２ マスク材
２０３ マスク材
２１１ 溝
２１２ 空洞
２２１ ＬＤＤ側壁
２２２ ＣｏＳｉ皮膜
３０１ 基板接続領域
４０１ 半導体層
１０２ 絶縁膜
１０３ 半導体層
１０４ ゲート絶縁膜
１０５ ゲート電極
１１１ ＳＴＩ層
１２１ ソース線（ＳＬ）
１２２ ビット線（ＢＬ）
１２３ ワード線（ＷＬ）
１３１ ソース領域
１３２ ドレイン領域
１３３ ボディ領域
１４１ ソース領域
１４２ ドレイン領域
２０１ 基層
２０２ マスク材
２０３ マスク材
２１１ 溝
２１２ 空洞
２２１ ＬＤＤ側壁
２２２ ＣｏＳｉ皮膜
３０１ 基板接続領域
４０１ 半導体層
Claims (5)
- 半導体基板上に除去予定層を形成し、
前記除去予定層上に半導体層を形成し、
バルク領域の前記半導体層及び前記除去予定層を除去し、
ＳＯＩ領域の前記半導体層を貫通して前記除去予定層に到達する溝を形成し、
前記溝を利用して前記除去予定層を除去し、
前記除去予定層を除去してできた空洞に絶縁膜を形成する事を特徴とする半導体装置の製造方法。 - 半導体基板上に除去予定層を形成し、
ＳＯＩ領域の前記除去予定層の一部を除去し、
バルク領域の前記除去予定層を除去し、
前記ＳＯＩ領域の前記除去予定層の一部を除去した後に前記除去予定層上に半導体層を形成し、
前記ＳＯＩ領域の前記半導体層を貫通して前記除去予定層に到達する溝を形成し、
前記溝を利用して前記除去予定層を除去し、
前記除去予定層を除去してできた空洞に絶縁膜を形成する事を特徴とする半導体装置の製造方法。 - 半導体基板上のＳＯＩ領域に形成された半導体層と、
前記ＳＯＩ領域の前記半導体基板と前記半導体層との間に形成された絶縁膜と、
前記半導体層上に形成されたメモリ用トランジスタと、
前記ＳＯＩ領域に形成された線状の素子分離層とを備え、
前記絶縁膜と前記半導体層は、前記素子分離層間に形成されている事を特徴とする半導体装置。 - 前記半導体層は、
前記絶縁膜を介して前記ＳＯＩ領域で前記半導体基板上に形成されている部分と、
前記ＳＯＩ領域で前記半導体基板上に直接形成されている部分とを有する事を特徴とする請求項３に記載の半導体装置。 - さらに、前記半導体基板上のバルク領域に形成されているロジック用トランジスタとを備え、
前記絶縁膜の下面が、
前記ロジック用トランジスタを構成するゲート絶縁膜の下面と同じ高さである事を特徴とする請求項３又は４に記載の半導体装置。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001274236A (ja) * | 2000-03-24 | 2001-10-05 | Sanyo Electric Co Ltd | 半導体装置 |
| US20020076899A1 (en) * | 2000-08-02 | 2002-06-20 | Stmicroelectronics S.A. | Process for fabricating a substrate of the silicon-on-insulator or silicon-on-nothing type and resulting device |
| JP2005354024A (ja) * | 2004-05-11 | 2005-12-22 | Seiko Epson Corp | 半導体基板の製造方法および半導体装置の製造方法 |
| JP2006041331A (ja) * | 2004-07-29 | 2006-02-09 | Seiko Epson Corp | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3825688B2 (ja) * | 2001-12-25 | 2006-09-27 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2003243528A (ja) * | 2002-02-13 | 2003-08-29 | Toshiba Corp | 半導体装置 |
| JP3934507B2 (ja) * | 2002-08-08 | 2007-06-20 | 株式会社東芝 | 半導体記憶装置および半導体記憶装置の製造方法 |
| US7081391B2 (en) * | 2002-11-26 | 2006-07-25 | Samsung Electronics Co., Ltd. | Integrated circuit devices having buried insulation layers and methods of forming the same |
| US7122431B2 (en) * | 2003-01-16 | 2006-10-17 | Samsung Electronics Co., Ltd. | Methods of fabrication metal oxide semiconductor (MOS) transistors having buffer regions below source and drain regions |
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| KR100560815B1 (ko) * | 2004-03-16 | 2006-03-13 | 삼성전자주식회사 | 이형 반도체 기판 및 그 형성 방법 |
| US7256077B2 (en) * | 2004-05-21 | 2007-08-14 | Freescale Semiconductor, Inc. | Method for removing a semiconductor layer |
| US7338848B1 (en) * | 2004-10-20 | 2008-03-04 | Newport Fab, Llc | Method for opto-electronic integration on a SOI substrate and related structure |
| KR100674952B1 (ko) * | 2005-02-05 | 2007-01-26 | 삼성전자주식회사 | 3차원 플래쉬 메모리 소자 및 그 제조방법 |
| US7605429B2 (en) * | 2005-04-15 | 2009-10-20 | International Business Machines Corporation | Hybrid crystal orientation CMOS structure for adaptive well biasing and for power and performance enhancement |
| US7274072B2 (en) * | 2005-04-15 | 2007-09-25 | International Business Machines Corporation | Hybrid bulk-SOI 6T-SRAM cell for improved cell stability and performance |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001274236A (ja) * | 2000-03-24 | 2001-10-05 | Sanyo Electric Co Ltd | 半導体装置 |
| US20020076899A1 (en) * | 2000-08-02 | 2002-06-20 | Stmicroelectronics S.A. | Process for fabricating a substrate of the silicon-on-insulator or silicon-on-nothing type and resulting device |
| JP2005354024A (ja) * | 2004-05-11 | 2005-12-22 | Seiko Epson Corp | 半導体基板の製造方法および半導体装置の製造方法 |
| JP2006041331A (ja) * | 2004-07-29 | 2006-02-09 | Seiko Epson Corp | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
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