TWI571970B - 靜態隨機存取記憶體及其製造方法 - Google Patents
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Description
本發明是有關於一種半導體元件，且特別是有關於一種靜態隨機存取記憶體及其製造方法。
隨機存取記憶體元件主要可以分為動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)及靜態隨機存取記憶體(SRAM)。靜態隨機存取記憶體的優點在於快速操作及低耗電，且相較於動態隨機存取記憶體，靜態隨機存取記憶體不須進行週期性充電更新，在設計及製造上較為簡單。因此，靜態隨機存取記憶體被廣泛的應用於資訊電子產品中。
對於低功率/低電壓之靜態隨機存取記憶體而言，以六個電晶體(6T)為一個記憶體單元(memory cell)之靜態隨機存取記憶體具有較高的穩定性(Stability)。
6T SRAM 例如是全互補式金氧半導體電晶體靜態隨機存取記憶體(Full CMOS SRAM)，由兩個通道閘電晶體、兩個下拉電晶體及兩個上拉電晶體構成靜態隨機存取記憶體之記憶胞。上拉電晶體為P型金氧半導體電晶體，通道閘電晶體及下拉電晶體則為N型金氧半導體電晶體。在靜態隨機存取記憶體的佈局中，將基底分為設置N型金氧半導體電晶體的區域以及設置P型金氧半導體電晶體的區域。在設置N型金氧半導體電晶體的區域形成P型井區，在設置P型金氧半導體電晶體的區域形成N型井區。因此在井區植入製程中，若產生誤對準，則容易造成從N型(P型) 金氧半導體電晶體的源極/汲極區至相鄰的N型(P型)井區之間的漏電流。此種漏電流將容易導致記憶胞的讀取操作失效，進而影響記憶體元件效能。
本發明提供一種靜態隨機存取記憶體及其製造方法，能夠避免接面漏電流(Junction leakage)，增進靜態隨機存取記憶體的效能。
本發明的靜態隨機存取記憶體，包括第一反相器、第二反相器、第一通道閘電晶體及第二通道閘電晶體。第一反相器包括第一上拉電晶體與第一下拉電晶體。第二反相器包括第二上拉電晶體與第二下拉電晶體。第一反相器和第二反相器係呈交互耦合連接。第一通道閘電晶體之汲極耦接於第一反相器之輸出端，第一通道閘電晶體之源極耦接於第一位元線。第二通道閘電晶體之汲極耦接於第二反相器之輸出端，第二通道閘電晶體之源極耦接於第二位元線。第一上拉電晶體與第二上拉電晶體為設置於元件隔離結構上的鑲嵌型電晶體。
在本發明的一實施例中，上述的鑲嵌型電晶體包括主體層、閘極、閘介電層以及源極/汲極區。主體層設置於元件隔離結構內的溝渠中，且填滿溝渠。閘極設置於主體層上。閘介電層設置於主體層與閘極之間。源極/汲極區設置於閘極兩側的主體層中。
在本發明的一實施例中，上述的主體層之材質包括多晶矽。
在本發明的一實施例中，上述的第一上拉電晶體的主體層設置於元件隔離結構內的第一溝渠；上述的第二上拉電晶體的主體層設置於元件隔離結構內的第二溝渠。
在本發明的一實施例中，上述的第一上拉電晶體與第二上拉電晶體共用設置於元件隔離結構內的溝渠的主體層；主體層中設置有隔離結構，以隔離第一上拉電晶體與第二上拉電晶體。
在本發明的一實施例中，上述的第一通道閘電晶體與第二通道閘電晶體包括N型金氧半導體電晶體。
在本發明的一實施例中，上述的第一下拉電晶體與第二下拉電晶體包括N型金氧半導體電晶體。
在本發明的一實施例中，上述的第一上拉電晶體與第二上拉電晶體包括P型金氧半導體電晶體。
本發明的靜態隨機存取記憶體的製造方法包括下列步驟：提供基底，此基底至少包括第一區與第二區。於基底中形成元件隔離結構以定義出主動區。於第一區的元件隔離結構中形成主體層。於主體層上形成閘介電層與閘極。於閘極兩側的主體層中形成源極/汲極區。
在本發明的一實施例中，上述於第一區的元件隔離結構中形成主體層，包括：於第一區的元件隔離結構中形成至少一個溝渠，然後於基底上形成填入元件隔離結構的溝渠的主體層。
在本發明的一實施例中，上述於第一區的元件隔離結構中形成主體層，包括：於第一區的元件隔離結構中形成一溝渠；於基底上形成填入元件隔離結構的溝渠的主體層；於主體層中形成隔離結構，隔離結構的深度小於主體層的深度。
在本發明的一實施例中，上述於主體層中形成隔離結構，包括：於主體層中形成開口；以及於基底上形成填入主體層中的開口的絕緣層。
在本發明的一實施例中，上述靜態隨機存取記憶體的製造方法，更包括於第二區的閘極兩側的主動區中形成源極/汲極區。
基於上述，本發明之靜態隨機存取記憶體及其製造方法中，由於第一上拉電晶體與第二上拉電晶體為設置於元件隔離結構上的鑲嵌型電晶體，藉由元件隔離結構分離N型井區(主體層)以及P型井區，而能夠避免接面漏電流(Junction leakage)，增進靜態隨機存取記憶體的效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1係繪示依照本發明的一實施例之一種靜態隨機存取記憶體的電路簡圖。
請參照圖1，靜態隨機存取記憶體至少包括通道閘電晶體PG1(pass gate transistor)及通道閘電晶體PG2、反相器INV1以及反相器INV2。
反相器INV1至少包括下拉電晶體PD1(pull down transistor)與上拉電晶體PU1(pull up transistor)，此反相器INV1係因應於通道閘電晶體PG2的運作而選擇性啟動。反相器INV2至少包括下拉電晶體PD2與上拉電晶體PU2，其係因應於通道閘電晶體PG1的運作而選擇性啟動。反相器INV1和反相器INV2係呈交互耦合連接，亦即反相器INV1之輸出端連接至反相器INV2之輸入端，而反相器INV2之輸出端則連接至反相器INV1之輸入端。
通道閘電晶體PG1之汲極耦接於反相器INV1之輸出端OUT1，通道閘電晶體PG1之源極耦接於位元線BL。通道閘電晶體PG2之汲極耦接於反相器INV2之輸出端OUT2，通道閘電晶體PG2之源極耦接於位元線BLB。通道閘電晶體PG1與通道閘電晶體PG2耦接於字元線WL。
上拉電晶體PU1與上拉電晶體PU2的源極耦接至電壓端VDD。下拉電晶體PD1與下拉電晶體PD2的源極耦接至電壓端VSS。通道閘電晶體PG1與通道閘電晶體PG2例如是N型金氧半導體電晶體，而上拉電晶體PU1與上拉電晶體PU2例如是P型金氧半導體電晶體。下拉電晶體PD1與下拉電晶體PD2例如是N型金氧半導體電晶體。也就是說反相器INV1與反相器INV2可以是互補式金氧半導體電晶體，如圖1所示。
在本實施例中，上拉電晶體PU1與上拉電晶體PU2例如是設置於元件隔離結構上的鑲嵌型電晶體，其詳細說明請參照圖2A及圖2B。
圖2A為本發明的第一實施例之一種靜態隨機存取記憶體的上視圖。圖2B為本發明的第一實施例之一種靜態隨機存取記憶體的結構剖面圖，其中圖2B所繪示為圖2A中沿A-A'線的剖面。在圖2A以及圖2B中，構件與圖1相同者，給予相同的標號。本實施例採用的是局部井區拉出(local well pickup)佈局。
請參照圖2A以及圖2B，於基底100上設置有上拉電晶體PU1、上拉電晶體PU2、下拉電晶體PD1、下拉電晶體PD2、通道閘電晶體PG1以及通道閘電晶體PG2。
基底100包括第一區102a與第二區102b。在本實施例中，第一區102a例如為用於設置P型金氧半導體電晶體的區域，第二區102b例如為用於設置N型金氧半導體電晶體的區域。亦即，上拉電晶體PU1及上拉電晶體PU2例如設置於第一區102a；下拉電晶體PD1、下拉電晶體PD2、通道閘電晶體PG1以及通道閘電晶體PG2例如設置於第二區102b。基底100中例如設置有P型井區104。
於基底100中設置有元件隔離結構106以及元件隔離結構108以定義出主動區。元件隔離結構106設置於第一區102a中，元件隔離結構108設置於第二區102b中。在本實施例中，元件隔離結構106例如設置於整個第一區102a。
請參照圖2B，在第一區102a的元件隔離結構106上設置有上拉電晶體PU1以及上拉電晶體PU2。上拉電晶體PU1以及上拉電晶體PU2例如是鑲嵌型電晶體。上拉電晶體PU1以及上拉電晶體PU2分別包括主體層112、閘介電層114、閘極116、源極/汲極區118、源極/汲極區120。
在第一區102a的元件隔離結構106內設置了多個條狀的主體層112。這些主體層112設置於元件隔離結構106的溝渠110中，且填滿溝渠110。上拉電晶體PU1以及上拉電晶體PU2的主體層112分別設置於第一區102a的元件隔離結構106內的不同溝渠110中。閘極116設置於主體層112上。閘介電層114設置於主體層112與閘極116之間。源極/汲極區118、源極/汲極區120分別設置於閘極116兩側的主體層112中。
下拉電晶體PD1以及下拉電晶體PD2設置於第二區102b上，分別包括閘介電層122、閘極124、源極/汲極區126、源極/汲極區128。閘介電層122設置於基底100與閘極124之間。源極/汲極區126、源極/汲極區128分別設置於閘極124兩側的基底100(主動區)中。
通道閘電晶體PG1以及通道閘電晶體PG2設置於第二區102b，分別包括閘介電層(未繪示)、閘極130、源極/汲極區132、源極/汲極區134。閘介電層(未繪示)設置於基底100與閘極130之間。源極/汲極區132、源極/汲極區134分別設置於閘極130兩側的基底100(主動區)中。
請參照圖2A及圖2B所示，下拉電晶體PD1的閘極124與上拉電晶體PU1的閘極116電性連接在一起，亦即下拉電晶體PD1的閘極124與上拉電晶體PU1的閘極116由橫跨第一區102a與第二區102b的導體層136構成。在導體層136橫跨至相鄰的另一主體層112的末端設置有插塞138，以電性連接導體層136與上拉電晶體PU2的源極/汲極區。同樣的，下拉電晶體PD2的閘極124與上拉電晶體PU2的閘極116電性連接在一起，亦即下拉電晶體PD2的閘極124與上拉電晶體PU2的閘極116由橫跨第一區102a與第二區102b的導體層136構成。在導體層136橫跨至相鄰的另一主體層112的末端設置有插塞138，以電性連接導體層136與上拉電晶體PU1的源極/汲極區。而且，在主體層122的末端設置有拉出N型井區用的插塞140。在第二區102b的周邊區域設置有拉出P型井區用的插塞144。
圖3A至圖3E為本發明的第一實施例之一種靜態隨機存取記憶體的製造流程剖面圖，其中圖3A至圖3E所繪示為圖2A中沿A-A'線的剖面。在圖3A至圖3E中，構件與圖2A、圖2B相同者，給予相同的標號。
請參照圖3A，首先提供基底100。基底100例如是矽基底。於基底100中形成多數個元件隔離結構以定義出主動區。基底100包括第一區102a與第二區102b。於基底100的第一區102a中形成元件隔離結構106，並於基底100的第二區102b中形成元件隔離結構108。元件隔離結構106以及元件隔離結構108例如是淺溝渠隔離結構(Shallow Trench Isolation，STI)，其形成方法例如是先於基底100上形成罩幕層(未繪示)，之後圖案化罩幕層，以形成暴露基底之開口(未繪示)。然後，以罩幕層為罩幕蝕刻基底100，而於基底100中形成多個溝渠（未繪示），之後再於溝渠中填入絕緣材料並移除罩幕層(未繪示)而形成之。於溝渠中填入的絕緣材料例如是氧化矽。元件隔離結構106例如是在Y方向上延伸而呈條狀(如圖2A所示)，元件隔離結構106例如形成於整個第一區102a上。
然後，於基底100中形成P型井區104。P型井區104的形成步驟例如是進行離子植入製程。
請參照圖3B，於第一區102a的元件隔離結構106中形成至少一個溝渠110。在本實施例中，如圖2A所示，於第一區102a的元件隔離結構106中形成了彼此交錯排列的多個溝渠110。於第一區102a的元件隔離結構106中形成溝渠110的步驟如下述。首先，於基底100上形成圖案化罩幕層(未繪示)。圖案化罩幕層的材質，例如是光阻或是氮化矽。圖案化罩幕層的形成方法例如是於基底100上塗佈一層光阻材料後，進行曝光、顯影等製程而形成之。圖案化罩幕層具有開口暴露元件隔離結構106。然後，移除部分元件隔離結構106以形成溝渠110，之後，移除圖案化罩幕層。溝渠110的深度小於元件隔離結構106的深度。
請參照圖3C，於基底100上形成填入元件隔離結構106的溝渠110的主體層112。主體層112的材質例如是多晶矽。於溝渠110中形成主體層112的步驟如下述。首先，於基底100上形成一層材料層(未繪示)，此材料層填滿溝渠110。材料層例如是本質多晶矽，其形成方法例如是化學氣相沈積法。然後，移除溝渠110以外材料層。移除材料層的步驟包括進行濕式蝕刻製程或乾式蝕刻製程。然後，進行通道離子植入步驟，以調整主體層112的閥值電壓。
請參照圖3D，在基底100上依序形成介電層142與導體層136。介電層142的材質例如是氧化矽。介電層142的形成方法例如是熱氧化法或化學氣相沈積法。導體層136的材質例如是摻雜多晶矽，其形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後（未繪示），進行離子植入步驟以形成之；或者是採用臨場植入摻質的方式以化學氣相沈積法形成之。
請參照圖3E，圖案化導體層136以及介電層142。圖案化導體層136以及介電層142的步驟例如微影及蝕刻步驟。在第一區102a中，經圖案化後的導體層136跨在主體層112上的部分形成上拉電晶體PU1與上拉電晶體PU2的閘極116，在閘極116與主體層112之間的介電層142形成上拉電晶體PU1與上拉電晶體PU2的閘介電層114。在第二區102b中，經圖案化後的導體層136跨在主動區上的部分形成下拉電晶體PD1與下拉電晶體PD2的閘極124，在閘極124與主動區之間的介電層142形成下拉電晶體PD1與下拉電晶體PD2的閘介電層122。另外，如圖2A所示，在第二區102b中，經圖案化後的導體層136跨在主動區上的部分亦形成通道閘電晶體PG1以及通道閘電晶體PG2的閘極130，在閘極130與主動區之間的介電層142形成通道閘電晶體PG1以及通道閘電晶體PG2的閘介電層(未繪示)。
之後，進行摻質植入，於上拉電晶體PU1與上拉電晶體PU2的閘極116兩側的主體層110中形成源極/汲極區118、源極/汲極區120。植入的摻質例如是P型摻質。源極/汲極區118、源極/汲極區120的形成步驟例如進行一離子植入製程。
進行摻質植入，於下拉電晶體PD1與下拉電晶體PD2的閘極124兩側的主動區中形成源極/汲極區126、源極/汲極區128，並於通道閘電晶體PG1以及通道閘電晶體PG2的閘極130兩側的主動區中形成源極/汲極區132、源極/汲極區134。植入的摻質例如是N型摻質。源極/汲極區126、源極/汲極區128、源極/汲極區132、源極/汲極區134的形成步驟例如進行一離子植入製程。
圖4A為本發明的第二實施例之一種靜態隨機存取記憶體的上視圖。圖4B為本發明的第二實施例之一種靜態隨機存取記憶體的結構剖面圖，其中圖4B所繪示為圖4A中沿A-A'線的剖面。在本實施例中，構件與第一實施例相同者，給予相同的標號，並省略其說明。本實施例採用的是全域井區拉出(global well pickup)佈局，以下只針對本實施例與第一實施例的不同點做說明。
請參照圖4A以及圖4B，在第一區102a的元件隔離結構106內設置了一個條狀的主體層112。這些主體層112設置於元件隔離結構106的溝渠110a中，且填滿溝渠110a。上拉電晶體PU1以及上拉電晶體PU2共用設置於元件隔離結構106內的溝渠110a的主體層112。在主體層112中設置有隔離結構148，以隔離上拉電晶體PU1以及上拉電晶體PU2。隔離結構148的深度小於主體層112的深度。隔離結構148設置於主體層112內的開口150。閘極116設置於主體層112上。閘介電層114設置於主體層112與閘極116之間。源極/汲極區118、源極/汲極區120分別設置於閘極116兩側的主體層112中。
而且，在第一區102a的周邊區域設置有拉出N型井區用的插塞146。在第二區102b的周邊區域設置有拉出P型井區用的插塞144。
圖5A至圖5E為本發明的第二實施例之一種靜態隨機存取記憶體的製造流程剖面圖，其中圖5A至圖5E所繪示為圖4A中沿A-A'線的剖面。在圖5A至圖5E中，構件與圖4A、圖4B相同者，給予相同的標號。
請參照圖5A，首先提供已形成多數個元件隔離結構的基底100。於基底100的第一區102a中形成元件隔離結構106，並基底100的第二區102b中形成元件隔離結構108。元件隔離結構106例如是在Y方向上延伸而呈條狀(如圖2A所示)，元件隔離結構106例如形成於整個第一區102a上。
然後，於基底100中形成P型井區104。P型井區104的形成步驟例如是進行離子植入製程。
接著，於第一區102a的元件隔離結構106中形成一個溝渠110a。於第一區102a的元件隔離結構106中形成溝渠110a的步驟如下述。首先，於基底100上形成圖案化罩幕層(未繪示)。圖案化罩幕層的材質，例如是光阻或是氮化矽。圖案化罩幕層的形成方法例如是於基底100上塗佈一層光阻材料後，進行曝光、顯影等製程而形成之。圖案化罩幕層具有開口暴露元件隔離結構106。然後，移除部分元件隔離結構106，以形成溝渠110a。接著，移除圖案化罩幕層。溝渠110a的深度小於元件隔離結構106的深度。溝渠110a的寬度小於元件隔離結構106的寬度。
請參照圖5B，於基底100上形成填入元件隔離結構106的溝渠110a的主體層112。主體層112的材質例如是多晶矽。於溝渠110a中形成主體層112的步驟如下述。首先，於基底100上形成一層材料層(未繪示)，此材料層填滿溝渠110a。材料層例如是本質多晶矽，其形成方法例如是化學氣相沈積法。然後，移除溝渠110a以外材料層。移除材料層的步驟包括進行濕式蝕刻製程或乾式蝕刻製程。
請參照圖5C，於基底100上形成主體層112中形成隔離結構148。在本實施例中，如圖4A所示，隔離結構148用以隔離相鄰的上拉電晶體PU1以及上拉電晶體PU2。
於主體層112中形成隔離結構148的步驟如下述。於主體層112上形成圖案化罩幕層(未繪示)。圖案化罩幕層的材質，例如是光阻或是氮化矽。圖案化罩幕層的形成方法例如是於基底100上塗佈一層光阻材料後，進行曝光、顯影等製程而形成之。圖案化罩幕層具有開口暴露主體層112。然後，移除部分主體層112，以形成開口150。接著，移除圖案化罩幕層。
然後，於基底100上形成一層絕緣層(未繪示)，此絕緣層填滿開口150。絕緣層例如是氧化矽，其形成方法例如是化學氣相沈積法。然後，移除開口150以外的絕緣層。移除絕緣層的步驟包括進行濕式蝕刻製程或乾式蝕刻製程。然後，進行通道離子植入步驟，以調整主體層112的閥值電壓。
請參照圖5D，在基底100上依序形成介電層142與導體層136。介電層142的材質例如是氧化矽。介電層142的形成方法例如是熱氧化法或化學氣相沈積法。導體層136的材質例如是摻雜多晶矽，其形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後（未繪示），進行離子植入步驟以形成之；或者是採用臨場植入摻質的方式以化學氣相沈積法形成之。
請參照圖5E，圖案化導體層136以及介電層142。圖案化導體層136以及介電層142的步驟例如微影及蝕刻步驟。在第一區102a中，經圖案化後的導體層136跨在主體層112上的部分形成上拉電晶體PU1與上拉電晶體PU2的閘極116，在閘極116與主體層112之間的介電層142形成上拉電晶體PU1與上拉電晶體PU2的閘介電層114。在第二區102b中，經圖案化後的導體層136跨在主動區上的部分形成下拉電晶體PD1與下拉電晶體PD2的閘極124，在閘極124與主動區之間的介電層142形成下拉電晶體PD1與下拉電晶體PD2的閘介電層122。另外，如圖4A所示，在第二區102b中，經圖案化後的導體層136跨在主動區上的部分亦形成通道閘電晶體PG1以及通道閘電晶體PG2的閘極130，在閘極130與主動區之間的介電層142形成通道閘電晶體PG1以及通道閘電晶體PG2的閘介電層(未繪示)。
之後，進行摻質植入，於上拉電晶體PU1與上拉電晶體PU2的閘極116兩側的主體層110中形成源極/汲極區118、源極/汲極區120。植入的摻質例如是P型摻質。源極/汲極區118、源極/汲極區120的形成步驟例如進行一離子植入製程。
進行摻質植入，於下拉電晶體PD1與下拉電晶體PD2的閘極124兩側的主動區中形成源極/汲極區126、源極/汲極區128，並於通道閘電晶體PG1以及通道閘電晶體PG2的閘極130兩側的主動區中形成源極/汲極區132、源極/汲極區134。植入的摻質例如是N型摻質。源極/汲極區126、源極/汲極區128、源極/汲極區132、源極/汲極區134的形成步驟例如進行一離子植入製程。
在上述實施例中，以P型金氧半導體電晶體為鑲嵌型電晶體作為例子作說明。在另一實施例中，當然也可以是N型金氧半導體電晶體為鑲嵌型電晶體。
本發明之靜態隨機存取記憶體及其製造方法中，由於上拉電晶體PU1與上拉電晶體PU2為設置於元件隔離結構上的鑲嵌型電晶體，亦即電晶體的主體層鑲嵌於元件隔離結構中，而藉由元件隔離結構完全隔離N型井區(主體層)以及P型井區，而能夠避免從N型(P型)電晶體的源極/汲極區至相鄰的N型(P型)井區之間的接面漏電流(Junction leakage)，增進靜態隨機存取記憶體的效能。
綜上所述，本發明之靜態隨機存取記憶體及其製造方法中，由於上拉電晶體PU1與上拉電晶體PU2為設置於元件隔離結構上的鑲嵌型電晶體，藉由元件隔離結構分離N型井區(主體層)以及P型井區，而能夠避免接面漏電流(Junction leakage)，增進靜態隨機存取記憶體的效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧基底
102a‧‧‧第一區
102b‧‧‧第二區
104‧‧‧P型井區
106、108‧‧‧元件隔離結構
110、110a‧‧‧溝渠
112‧‧‧主體層
114、122‧‧‧閘介電層
116、124、130‧‧‧閘極
118、120、126、128、132、134‧‧‧源極/汲極區
136‧‧‧導體層
138、140、144、146‧‧‧插塞
142‧‧‧介電層
148‧‧‧隔離結構
150‧‧‧開口
BL、BLB‧‧‧位元線
INV1、INV2‧‧‧反相器
OUT1、OUT2‧‧‧輸出端
PD1、PD2‧‧‧下拉電晶體
PG1、PG2‧‧‧通道閘電晶體
PU1、PU2‧‧‧上拉電晶體
WL‧‧‧字元線
102a‧‧‧第一區
102b‧‧‧第二區
104‧‧‧P型井區
106、108‧‧‧元件隔離結構
110、110a‧‧‧溝渠
112‧‧‧主體層
114、122‧‧‧閘介電層
116、124、130‧‧‧閘極
118、120、126、128、132、134‧‧‧源極/汲極區
136‧‧‧導體層
138、140、144、146‧‧‧插塞
142‧‧‧介電層
148‧‧‧隔離結構
150‧‧‧開口
BL、BLB‧‧‧位元線
INV1、INV2‧‧‧反相器
OUT1、OUT2‧‧‧輸出端
PD1、PD2‧‧‧下拉電晶體
PG1、PG2‧‧‧通道閘電晶體
PU1、PU2‧‧‧上拉電晶體
WL‧‧‧字元線
圖1係繪示依照本發明的一實施例之一種靜態隨機存取記憶體的電路簡圖。 圖2A為本發明的第一實施例之一種靜態隨機存取記憶體的上視圖。 圖2B為本發明的第一實施例之一種靜態隨機存取記憶體的結構剖面圖。 圖3A至圖3E為本發明的第一實施例之一種靜態隨機存取記憶體的製造流程剖面圖。 圖4A為本發明的第二實施例之一種靜態隨機存取記憶體的上視圖。 圖4B為本發明的第二實施例之一種靜態隨機存取記憶體的結構剖面圖。 圖5A至圖5E為本發明的第二實施例之一種靜態隨機存取記憶體的製造流程剖面圖。
100‧‧‧基底
102a‧‧‧第一區
102b‧‧‧第二區
104‧‧‧P型井區
106、108‧‧‧元件隔離結構
110‧‧‧溝渠
112‧‧‧主體層
114、122‧‧‧閘介電層
116、124‧‧‧閘極
136‧‧‧導體層
PD1、PD2‧‧‧下拉電晶體
PU1、PU2‧‧‧上拉電晶體
Claims (12)
- 一種靜態隨機存取記憶體，包括：第一反相器，包括第一上拉電晶體與第一下拉電晶體；第二反相器，包括第二上拉電晶體與第二下拉電晶體，且所述第一反相器和所述第二反相器係呈交互耦合連接；以及第一通道閘電晶體，所述第一通道閘電晶體之汲極耦接於所述第一反相器之輸出端，所述第一通道閘電晶體之源極耦接於第一位元線；以及第二通道閘電晶體，所述第二通道閘電晶體之汲極耦接於所述第二反相器之輸出端，所述第二通道閘電晶體之源極耦接於第二位元線，其中所述第一上拉電晶體與所述第二上拉電晶體為設置於元件隔離結構上的鑲嵌型電晶體。
- 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中所述鑲嵌型電晶體包括：主體層，設置於所述元件隔離結構內的溝渠中，且填滿所述溝渠；閘極，設置於所述主體層上；閘介電層，設置於所述主體層與所述閘極之間；以及源極/汲極區，設置於所述閘極兩側的所述主體層中。
- 如申請專利範圍第2項所述之靜態隨機存取記憶體，其中所述主體層之材質包括多晶矽。
- 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中所述第一上拉電晶體的主體層設置於所述元件隔離結構內的第一溝渠；以及所述第二上拉電晶體的主體層設置於所述元件隔離結構內的第二溝渠。
- 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中所述第一上拉電晶體與所述第二上拉電晶體共用設置於所述元件隔離結構內的溝渠的主體層；所述主體層中設置有隔離結構，以隔離所述第一上拉電晶體與所述第二上拉電晶體。
- 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中所述第一通道閘電晶體與所述第二通道閘電晶體包括N型金氧半導體電晶體。
- 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中所述第一下拉電晶體與所述第二下拉電晶體包括N型金氧半導體電晶體。
- 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中所述第一上拉電晶體與所述第二上拉電晶體包括P型金氧半導體電晶體。
- 一種靜態隨機存取記憶體的製造方法，包括：提供基底，所述基底至少包括第一區與第二區；於所述基底中形成元件隔離結構以定義出主動區；於所述第一區的所述元件隔離結構中形成主體層，包括： 於所述第一區的所述元件隔離結構中形成至少一個溝渠，以及於所述基底上形成填入所述元件隔離結構的所述溝渠的所述主體層；於所述主體層上形成閘介電層與閘極；以及於所述閘極兩側的所述主體層中形成源極/汲極區。
- 如申請專利範圍第9項所述之靜態隨機存取記憶體的製造方法，其中於所述第一區的所述元件隔離結構中形成所述主體層，包括：於所述第一區的所述元件隔離結構中形成一溝渠；於所述基底上形成填入所述元件隔離結構的所述溝渠的所述主體層；以及於所述主體層中形成隔離結構，所述隔離結構的深度小於所述主體層的深度。
- 如申請專利範圍第10項所述之靜態隨機存取記憶體的製造方法，其中於所述主體層中形成隔離結構，包括：於所述主體層中形成開口；以及於所述基底上形成填入所述主體層中的所述開口的絕緣層。
- 如申請專利範圍第9項所述之靜態隨機存取記憶體的製造方法，更包括：於所述第二區的所述閘極兩側的所述主動區中形成源極/汲極區。
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|---|---|---|---|---|
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW569433B (en) * | 2002-04-25 | 2004-01-01 | Taiwan Semiconductor Mfg | Buried capacitor for 1T-SRAM and manufacturing method thereof |
| TW200529416A (en) * | 2004-02-27 | 2005-09-01 | United Microelectronics Corp | Deep-trench IT-SRAM with buried out diffusion well merged with an ion implantation well |
| TW200721460A (en) * | 2005-09-22 | 2007-06-01 | Ibm | Highly manufacturable SRAM cells in substrates with hybrid crystal orientation |
| TW200931645A (en) * | 2007-08-09 | 2009-07-16 | Toshiba Kk | Nonvolatile semiconductor memory and manufacturing method thereof |
| US20110133310A1 (en) * | 2009-12-03 | 2011-06-09 | International Business Machines Corporation | integrated circuit and a method using integrated process steps to form deep trench isolation structures and deep trench capacitor structures for the integrated circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6716687B2 (en) * | 2002-02-11 | 2004-04-06 | Micron Technology, Inc. | FET having epitaxial silicon growth |
| US20120280324A1 (en) * | 2010-11-03 | 2012-11-08 | Texas Instruments Incorporated | Sram structure and process with improved stability |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW569433B (en) * | 2002-04-25 | 2004-01-01 | Taiwan Semiconductor Mfg | Buried capacitor for 1T-SRAM and manufacturing method thereof |
| TW200529416A (en) * | 2004-02-27 | 2005-09-01 | United Microelectronics Corp | Deep-trench IT-SRAM with buried out diffusion well merged with an ion implantation well |
| TWI289924B (en) * | 2004-02-27 | 2007-11-11 | United Microelectronics Corp | Deep-trench 1T-SRAM with buried out diffusion well merged with an ion implantation well |
| TW200721460A (en) * | 2005-09-22 | 2007-06-01 | Ibm | Highly manufacturable SRAM cells in substrates with hybrid crystal orientation |
| TW200931645A (en) * | 2007-08-09 | 2009-07-16 | Toshiba Kk | Nonvolatile semiconductor memory and manufacturing method thereof |
| US20110133310A1 (en) * | 2009-12-03 | 2011-06-09 | International Business Machines Corporation | integrated circuit and a method using integrated process steps to form deep trench isolation structures and deep trench capacitor structures for the integrated circuit |
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