CN103378135B - 用于FinFET的装置 - Google Patents

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Abstract

本发明提供了用于FinFET的装置。FinFET包括形成在衬底中的隔离区；形成在衬底中的倒T形鳍，其中倒T形鳍的底部被隔离区包围，而倒T形鳍的上部在隔离区的顶面之上凸出。FinFET还包括围绕倒T形鳍的栅电极。

Description

用于FinFET的装置
技术领域
本发明涉及半导体器件，更具体而言，涉及用于FinFET的装置。
背景技术
得益于各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度的不断改进，半导体产业经历了快速增长。就绝大部分而言，最小部件尺寸的不断减小导致了集成密度的这种改进，最小部件尺寸的不断减小使得更多的部件集成在给定面积中。然而，更小的部件尺寸可能会导致更多的漏电流。随着近来对甚至更小的电子器件的需求的增加，对降低半导体器件的漏电流的需求也增加了。
在互补金属氧化物半导体(CMOS)场效应晶体管(FET)中，有源区包括漏极、源极、连接在漏极和源极之间的沟道区以及位于沟道顶部用于控制沟道区的开关状态的栅极。当栅极电压大于阈值电压时，导电沟道在漏极和源极之间建立起来。结果允许电子或空穴在漏极和源极之间移动。另一方面，当栅极电压小于阈值电压时，理想情况是沟道被切断并且在漏极和源极之间无电子或空穴流动。然而，随着半导体器件的不断缩小，短沟道泄露效应导致栅极不能完全控制沟道区，尤其是沟道区中远离栅极的部分。结果，在将半导体器件按比例缩小到深亚30纳米尺寸之后，传统的平面晶体管的相应短栅极长度可能导致栅极的不稳定从而基本断开沟道区。
随着半导体技术的发展，鳍式场效应晶体管(FinFET)逐渐成为进一步降低半导体器件中的漏电流的有效选择。在FinFET中，包括漏极、沟道区和源极的有源区从FinFET所在的半导体衬底的表面向上凸出。从截面图来看，FinFET的有源区(如鳍)的形状为矩形。另外，FinFET的栅极结构从三面围绕有源区，类似于倒置的U。结果，栅极结构对沟道的控制变强。降低了传统的平面晶体管的短沟道泄露效应。鉴于此，当断开FinFET时，栅极结构可以更好地控制沟道从而降低漏电流。
发明内容
一方面，本发明提供了一种装置，包括：形成在衬底中的隔离区；形成在所述衬底中的倒T形鳍；以及围绕所述倒T形鳍的沟道的栅电极，其中：所述倒T形鳍的底部被所述隔离区包围；并且所述倒T形鳍的上部在所述隔离区的顶面之上凸出，并且所述倒T形鳍包括：连接在第一漏极/源极区和第二漏极/源极区之间的沟道。
在所述的装置中，所述倒T形鳍包括第一层和第二层；以及所述第一层堆叠在所述第二层上。
在所述的装置中，所述倒T形鳍包括第一层和第二层；以及所述第一层堆叠在所述第二层上，其中：所述第二层的第二宽度与所述第一层的第一宽度之间的比值大于或等于1.5。
在所述的装置中，所述倒T形鳍包括第一层和第二层；以及所述第一层堆叠在所述第二层上，其中，所述第一层的高度小于600埃。
在所述的装置中，所述倒T形鳍包括第一层和第二层；以及所述第一层堆叠在所述第二层上，其中，所述第一层的上部的掺杂浓度高于所述第二层的上部的掺杂浓度。
在所述的装置中，所述第一漏极/源极区、所述第二漏极/源极区和所述沟道形成p型FinFET；以及所述第一漏极/源极区和所述第二漏极/源极区的外延生长材料选自由SiGe、SiGeC、Ge、Si、III-V族化合物半导体材料和它们的任意组合所组成的组。
在所述的装置中，所述第一漏极/源极区、所述第二漏极/源极区和所述沟道形成n型FinFET；以及所述第一漏极/源极区和所述第二漏极/源极区的外延生长材料选自由SiP、SiC、SiPC、Si、III-V族化合物半导体材料和它们的任意组合所组成的组。
在所述的装置中，所述隔离区是浅沟槽隔离结构。
在所述的装置中，所述倒T形鳍包括第一梯形和第二梯形；以及所述第一梯形堆叠在所述第二梯形上。
在所述的装置中，所述倒T形鳍包括第一梯形和第二梯形；以及所述第一梯形堆叠在所述第二梯形上，其中：所述第一梯形具有约84度至约90度范围内的内角；以及所述第二梯形具有约60度至约84度范围内的内角。
在所述的装置中，所述第一漏极/源极区的截面宽度宽于所述沟道的截面宽度；以及所述第二漏极/源极区的截面宽度宽于所述沟道的截面宽度。
另一方面，本发明提供了一种器件，包括：形成在衬底中的隔离区；第一鳍结构；以及第二鳍结构，所述第一鳍结构包括形成在所述衬底中的第一双层鳍，其中：所述第一双层鳍的底部被所述隔离区包围，并且所述第一双层鳍的上部在所述隔离区的顶面之上凸出，所述第一双层鳍包括连接在第一漏极/源极区和第二漏极/源极区之间的第一沟道；和围绕所述第一双层鳍的第一沟道的第一栅电极，所述第二鳍结构包括：形成在所述衬底中的第二双层鳍，其中：所述第二双层鳍的底部被所述隔离区包围，并且所述第二双层鳍的上部在所述隔离区的顶面之上凸出，所述第二双层鳍包括连接在第三漏极/源极区和第四漏极/源极区之间的第二沟道；和围绕所述第二双层鳍的第二沟道的第二栅电极。
在所述的器件中，所述第一双层鳍的上部包括形成在所述第一双层鳍的底部上方的单条鳍线；以及所述第二双层鳍的上部包括形成在所述第二双层鳍的底部上方的多条鳍线。
在所述的器件中，所述第一双层鳍的上部包括形成在所述第一双层鳍的底部上方的单条鳍线；以及所述第二双层鳍的上部包括形成在所述第二双层鳍的底部上方的多条鳍线，其中：所述单条鳍线的高度小于600埃；以及所述多条鳍线的高度小于600埃。
所述的器件还包括单层鳍，其中，所述单层鳍的沟道的截面为矩形。
在所述的器件中，所述第一漏极/源极区包括第一外延层，所述第一外延层的第一宽度宽于所述第一沟道的宽度；所述第二漏极/源极区包括第二外延层，所述第二外延层的第二宽度宽于所述第一沟道的宽度；所述第三漏极/源极区包括第三外延层，所述第三外延层的第三宽度宽于所述第二沟道的宽度；以及所述第四漏极/源极区包括第四外延层，所述第四外延层的第四宽度宽于所述第二沟道的宽度。
又一方面，本发明提供了一种存储器单元，包括：第一反相器，所述第一反相器包括：具有双层鳍结构的第一p型晶体管(PU)，以及具有双层鳍结构的第一n型晶体管(PD)，其中，所述第一PU与所述第一PD串联连接；与所述第一反相器交叉连接的第二反相器，所述第二反相器包括：具有所述双层鳍结构的第二PU，以及具有所述双层鳍结构的第二PD，其中，所述第二PU与所述第二PD串联连接；具有所述双层鳍结构的第一传输门晶体管，所述第一传输门晶体管连接在所述第一反相器和第一位线之间；以及具有所述双层鳍结构的第二传输门晶体管，所述第二传输门晶体管连接在所述第二反相器和第二位线之间。
在所述的存储器单元中，所述第一PD由并联连接的两个FinFET形成；所述第二PD由并联连接的两个FinFET形成；所述第一传输门晶体管由并联连接的两个FinFET形成；以及所述第二传输门晶体管由并联连接的两个FinFET形成。
在所述的存储器单元中，所述第一PU和所述第二PU由单个FinFET形成。
在所述的存储器单元中，所述双层鳍结构包括：在所述双层鳍结构的沟道的截面中具有第一矩形的第一层；在所述双层鳍结构的沟道的截面中具有第二矩形的第二层；其中：所述第一层堆叠在所述第二层上；并且所述第二层的宽度宽于所述第一层的宽度。
附图说明
为了更完整地理解本发明及其优点，现参考结合附图所作出的以下描述，其中：
图1示出根据实施例具有倒T形沟道区的FinFET的沟道区的截面图；
图2示出根据另一实施例具有倒T形鳍的FinFET的沟道区的截面图；
图3-图8示出根据实施例制造具有倒T形鳍的FinFET的方法；
图3示出根据实施例形成在半导体衬底上方的掩模层；
图4示出在对半导体器件实施蚀刻工艺之后的图3所示的半导体器件；
图5示出去除掩模层之后的图4所示的半导体器件；
图6示出根据实施例在涂覆第二掩模层之后的图5所示的半导体器件；
图7A示出根据实施例实施蚀刻工艺之后的图6所示的半导体器件；
图7B示出根据实施例制造图7A所示的凹槽的不同方法的第一步骤；
图7C示出根据实施例制造图7A所示的凹槽的不同方法的第二步骤；
图8示出根据实施例在邻近的两个鳍之间的开口中填充介电材料之后的图7A所示的半导体器件；
图9示出根据实施例的半导体器件的俯视图和截面图；
图10示出根据实施例具有倒T形鳍的FinFET的漏极/源极区的俯视图和截面图；
图11示出根据另一个实施例的FinFET的沟道区的俯视图和截面图；
图12示出根据实施例的在鳍结构的第二层(stage)上具有两条鳍线的FinFET的漏极/源极区的俯视图和截面图；
图13示出根据另一个实施例的FinFET的沟道区的俯视图和截面图；
图14示出根据实施例的图13所示的FinFET的漏极/源极区的俯视图和截面图；
图15示出根据另一实施例的FinFET的沟道区的俯视图和截面图；
图16示出图15所示的FinFET的漏极/源极区的俯视图和截面图；
图17示出根据另一实施例的FinFET的沟道区的俯视图和截面图；
图18示出根据另一实施例的图17所示的FinFET的漏极/源极区的俯视图和截面图；
图19示出根据实施例的6T SRAM单元的电路图；
图20示出根据实施例的图19所示的SRAM单元的布局图和截面图；
图21示出根据实施例的SRAM单元的另一俯视图和截面图；
图22示出根据实施例的SRAM单元的漏极/源极区的俯视图和截面图；
图23示出根据另一实施例的SRAM单元的俯视图和截面图；
图24示出根据实施例的SRAM单元的另一俯视图和截面图；以及
图25示出根据实施例的SRAM单元的漏极/源极区的俯视图和截面图。
除非另有说明，不同附图中的相应编号和符号通常是指相应的部分。绘制附图是为了清楚地示出各个实施例的相关方面而并不一定按比例绘制。
具体实施方式
在下面详细论述实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例仅仅是制造和使用本发明的说明性具体方式，而不用于限制本发明的范围。
结合具体环境中的实施例(具有倒T形沟道区的鳍式场效应晶体管(FinFET))来描述本发明。然而，本发明的实施例也可以应用于各种半导体器件。以下将参照附图详细地解释各个实施例。
图1示出根据实施例具有倒T形沟道区的FinFET的沟道区的截面图。半导体器件100可以包括形成在衬底102上方的四个FinFET。衬底102可以是硅衬底。可选地，衬底102可以包含其他半导体材料，诸如锗或诸如碳化硅、砷化镓、砷化铟、磷化铟等的化合物半导体材料。根据实施例，衬底102可以是晶体结构。根据另一实施例，衬底102可以是绝缘体上硅(SOI)衬底。
根据沟道区的截面图，图1所示的每个FinFET都具有倒T形状。更具体地，如图1所示，每个倒T形鳍都包括堆叠在底部矩形(例如，底部矩形112、114、116和118)的顶部上的上部矩形(例如上部矩形122、124、126和128)。
上部矩形的宽度标记为W1，而底部矩形的宽度标记为W2。W1和W2的实际尺寸由使用的半导体工艺的设计规则和比例决定。根据实施例，W2与W1的比值可以大于或等于1.5。具有较宽的底部矩形的一个有利特征是改进了FinFET的阱阻，因为底部矩形的较宽宽度有助于降低阱阻。
根据实施例，为了实现更好的晶体管阈值调节、抗穿通和阱隔离，上部矩形(例如矩形122)的上部和底部矩形(例如矩形112)的上部可以具有不同的掺杂浓度。例如，矩形112的上部可以具有比矩形122的上部更高的掺杂浓度。
如图1所示，倒T形鳍被隔离区106部分包围。更具体地，底部矩形(例如底部矩形112)嵌在隔离区106中。根据实施例，可以使用浅沟槽隔离(STI)结构实现隔离区106。
可以使用合适的技术(包括光刻和蚀刻工艺)制造STI结构(例如隔离区106)。具体而言，光刻和蚀刻工艺可以包括在衬底102上方沉积诸如光刻胶的常用掩模材料，将掩模材料曝光于图案，根据图案蚀刻衬底102。以这种方式，结果可以形成多个开口。然后用介电材料填充开口从而形成STI结构(例如隔离区106)。然后实施化学机械抛光(CMP)工艺去除介电材料的多余部分，则剩余部分是隔离区106。
具有倒T形鳍的有利特征在于倒T形鳍为其对应的接触塞提供更大的接合面积。结果，可以降低接触电阻。这种降低的接触电阻有助于改进具有倒T形鳍的FinFET的速度和功能。
图2示出根据另一实施例具有倒T形鳍的FinFET的沟道区的截面图。除了鳍由两个梯形区形成之外，半导体器件150的结构与图1所示的半导体器件100的结构相似。沟道区的截面图示出每个鳍包括堆叠在底部梯形区(例如162、164、166和168)上的上部梯形区(例如152、154、156和158)。根据实施例，上部梯形区(例如上部梯形区152)的底部内角在约84度至约90度的范围内。同样地，底部梯形区(例如底部梯形区162)的底部内角在约60度至约84度的范围内。
应该注意到，图2示出的鳍形状仅是实例，而不应该不恰当地限制权利要求的范围。本领域普通技术人员应该意识到若干变化、替换和改变。例如，由于加工和操作变化，上部或底部可以具有类似于梯形或矩形的形状。本领域技术人员可以理解具有小的形状变化的鳍结构全部包括在本发明的范围内。
图3-图8示出根据实施例制造具有倒T形鳍的FinFET的方法。图3示出根据实施例形成在半导体衬底上方的掩模层。掩模层302可以由光刻胶材料制成。使用诸如旋涂等合适的技术在衬底102上方沉积光刻胶材料。如图3所示，根据第一鳍轮廓对掩模层302进行图案化。返回参照图1，第一鳍轮廓用于限定图1所示的鳍结构的底部(例如底部矩形112)的横向尺寸。
在图案化掩模层302之后，在衬底102的顶部上可以形成有四个光刻胶材料区。掩模层302的剩余光刻胶材料有助于在下面参照图4描述的蚀刻工艺期间防止位于掩模层302下方的衬底被蚀刻掉。
图4示出在对半导体器件实施蚀刻工艺之后的图3所示的半导体器件。对半导体器件300实施诸如各向异性蚀刻的蚀刻工艺。依照图3所示的图案，结果去除了衬底102的暴露部分。如图4所示，蚀刻工艺导致了衬底102中的多个开口402。
图5示出在去除了掩模层之后的图4所示的半导体器件。可以使用合适的技术去除掩模层的剩余光刻胶材料。例如，可以将各种溶剂施加至掩模层(图4中示出的)以去除剩余的光刻胶材料。如图5所示，在衬底102上方凸出四个硅鳍。图5所示的硅鳍限定出图1所示的FinFET的第一鳍轮廓。
图6示出根据实施例在涂覆了第二掩模层之后的图5所示的半导体器件。第二掩模层602由光刻胶材料形成。根据图1所示的隔离区的形状对第二掩模层602进行图案化。
图7A示出根据实施例在实施蚀刻工艺之后的图6所示的半导体器件。对半导体器件300实施诸如各向异性蚀刻的蚀刻工艺。依照图6所示的图案，结果去除了衬底102的暴露部分。另外，控制蚀刻工艺使得衬底102的暴露部分被蚀刻掉以形成具有深度d1的凹槽。根据实施例，d1小于600埃如图7A所示，蚀刻工艺限定出邻近的两个鳍之间的隔离区的形状。
应该注意到，尽管图7A示出了制造凹槽的方法，但是可以使用多种方法使硅凹进从而形成倒T形鳍。例如，在图7B中，可以在图6所示的开口中形成介电层702。可以抛光介电层702从而使得介电层702的顶面与硅鳍的顶面共平面。然后在硅鳍上形成掩模层并根据图7A所示的凹槽的形状对其进行图案化。
图7C示出根据实施例在实施蚀刻工艺之后的图7B所示的半导体器件。对半导体器件300实施诸如各向异性蚀刻的蚀刻工艺。依照图7B所示的图案，结果去除了衬底102的暴露部分。控制蚀刻工艺使得衬底102的暴露部分被蚀刻掉以形成具有深度d1的凹槽。根据实施例，d1小于600埃。可以通过合适的技术去除介电层702，留下倒T形鳍。
图8示出根据实施例在邻近的两个鳍之间的开口中填充介电材料之后的图7A所示的半导体器件。用介电材料填充图7A中示出的开口从而形成隔离区。然后实施化学机械抛光(CMP)工艺以去除介电材料的多余部分。
图8中示出的FinFET的形成工艺可以包括使隔离区106凹进以使得到的隔离区106的顶面可以低于倒T形鳍的上部的顶面。栅极区(未示出)将围绕倒T形鳍高于隔离区106的顶面的部分从而形成FinFET。
图9示出根据实施例的半导体器件的俯视图和截面图。俯视图910示出半导体器件可以包括四条鳍线912、914、916和918，以及三个栅极区922、924和926。晶体管可以形成在鳍线和栅极区之间的交叉点处。例如在鳍线912和栅极区922之间的交叉点处形成晶体管。同样地，在鳍线918和栅极区926之间的交叉点处形成另一个晶体管。另外，在栅极区924和鳍线914之间的交叉点处以及在栅极区924和鳍线916之间的交叉点处形成栅极连接在一起的两个晶体管。
虚线矩形920包括沿着虚线矩形910中示出的虚线A-A’的半导体器件的截面图。如图9所示，每条鳍线(例如鳍线912)的截面图示出倒T形鳍结构。鳍的上部在隔离区106的顶面之上凸出。而且，栅极区(例如栅极区922)从三面围绕鳍线(例如鳍线912)的上部。结果，栅极区可以更好地控制沟道从而降低漏电流。同样地，鳍线918具有与鳍线912相同的形状。由鳍线914和916形成的FinFET的栅极可以互相连接。因此，在截面图920中，鳍线914和鳍线916的上部被同一栅极区围绕。
图10示出根据实施例具有倒T形鳍的FinFET的漏极/源极区的俯视图和截面图。俯视图1010与图9中示出的俯视图910类似，因此此处不再论述。截面图1020示出沿着虚线B-B’的漏极/源极区。源极/漏极区932、934、936和938可以通过选择性外延工艺生长。根据实施例，在进行外延生长时，可以原位掺杂n型掺杂物(诸如硼)或p型掺杂物(诸如磷)。可选地，可以使用其他合适的技术诸如离子注入、扩散等掺杂外延层。
如图10所示，漏极/源极区(例如漏极/源极区932)与鳍线的上部相比具有更大的体积。具体而言，漏极/源极区的高度高于鳍线的上部的高度。这种更宽且更高的漏极/源极区有助于改进漏极/源极区的接触接合面积。结果，降低了接触电阻。
另外，可以使用晶格常数与沟道区不同的不同材料来形成漏极/源极区(例如漏极/源极区932)。根据实施例，p型晶体管的外延生长轮廓可以包括选自由SiGe、SiGeC、Ge、Si和它们的任意组合所组成的组的材料。n型晶体管的外延生长轮廓可以包括选自由SiP、SiC、SiPC、Si和它们的任意组合所组成的组的材料。
在漏极/源极区和沟道区之间具有晶格失配的一个有利特征是源极/漏极区和沟道区之间的晶格失配将应力传递到沟道区中，从而改进载流子迁移率和器件的整体性能。
根据实施例，在形成漏极/源极区之后，可以使用可选的硅化工艺沿着漏极/源极区形成硅化物接触件(未示出)。为了降低接触件的肖特基势垒高度，硅化物接触件可以包括镍、钴、铂或铒。然而，也可以使用其他常用的金属，诸如钛、钯等。可以使用合适的技术实施硅化工艺。例如，硅化工艺可以通过以下方式实施：均厚沉积合适的金属层，然后实施退火步骤，退火步骤导致金属与下面暴露的硅反应。然后通过合适的工艺(诸如选择性蚀刻工艺)去除未反应的金属，然后实施第二退火进行硅化物相位调整。硅化物接触件的厚度可以在约5nm和约50nm之间。
图11示出根据另一个实施例的FinFET的沟道区的俯视图和截面图。除了在沟道区的截面图的第二层(stage)上形成有两条鳍线(例如鳍线1112和1114)，图11示出的半导体器件与图9示出的半导体器件类似。如图11所示，沟道区由两层形成。底层包括较宽的鳍线(例如1113)。上层包括两条鳍线(例如鳍线1112和1114)。图11所示的半导体器件的形成工艺与图3所示的半导体器件300的形成工艺类似，因此为了避免不必要的重复不再详细论述。
图12示出根据实施例的在鳍结构的第二段上具有两条鳍线的FinFET的漏极/源极区的俯视图和截面图。漏极/源极区1132和1134可以通过选择性外延工艺生长，该选择性外延工艺已在上面参照图10描述过，因此为了避免重复此处不再论述。
图13示出根据另一个实施例的FinFET的沟道区的俯视图和截面图。除了在沟道区的截面图的第二层上形成有三条鳍线1312、1313和1314，图13示出的半导体器件与图9示出的半导体器件类似。如图13所示，沟道区由两层形成。底层包括较宽的鳍结构(诸如鳍结构1311)。上层包括三条鳍线(例如鳍线1312、1313和1314)。图13所示的半导体器件的形成工艺与半导体器件300的形成工艺类似，因此为了避免不必要的重复不再详细论述。
图14示出根据实施例的图13所示的FinFET的漏极/源极区的俯视图和截面图。漏极/源极区1332和1334可以通过选择性外延工艺生长，该选择性外延工艺已在上面参照图10描述过，因此为了避免重复此处不再论述。
图15示出根据另一实施例的FinFET的沟道区的俯视图和截面图。除了图15中的半导体器件可以包括图11所示的鳍结构和图13所示的鳍结构的组合之外，图15示出的半导体器件与图9示出的半导体器件类似。如图15所示，对于第一鳍结构，沟道区由两层形成。具体而言，在鳍结构1511上形成有两条鳍线1512和1514。鳍线1512和1514被栅极区1522围绕。同样地，第二鳍结构的沟道区由两层形成。具体而言，在鳍结构1515上形成有三条鳍线1516、1517和1518。鳍线1516、1517和1518从三面被栅极区1524环绕。
图16示出图15所示的FinFET的漏极/源极区的俯视图和截面图。漏极/源极区1532和1534可以通过选择性外延工艺生长，该选择性外延工艺已在上面参照图10描述过，因此为了避免重复此处不再论述。
图17示出根据另一实施例的FinFET的沟道区的俯视图和截面图。除了图17中的半导体器件可以包括传统鳍结构和图9所示的鳍结构的组合，图17示出的半导体器件与图9示出的半导体器件类似。如图17所示，第一鳍结构(例如鳍结构1702和1704)的沟道区由单层形成。第二鳍结构(例如鳍结构1706和1708)的沟道区由两层形成。第二鳍结构与图9示出的类似。
图17还示出鳍线1702被栅极区1722围绕从而形成FinFET晶体管。同样地，鳍线1708被栅极区1726围绕从而形成另一个Fi FET晶体管。鳍线1704和1706被同一栅极区围绕。因此，由鳍线1704和1706形成的FinFET晶体管的栅极互相连接。
应该注意到，图17中示出的在一个半导体器件中的两种不同鳍结构的组合仅是实例，其不应该不恰当地限定权利要求的范围。本领域普通技术人员应该意识到若干变化、替换和改变。例如，半导体器件可以包括传统的鳍结构和上面所述的任何双层鳍结构。本领域普通技术人员可以理解上面所述的不同鳍结构的任意组合全部都包括在本发明的范围内。
图18示出根据实施例的图17所示的FinFET的漏极/源极区的俯视图和截面图。漏极/源极区1732、1734、1736和1738可以通过选择性外延工艺生长，该选择性外延工艺已在上面参照图10描述过，因此为了避免不必要的重复不再论述。
图19示出根据实施例的六晶体管(6T)SRAM单元的电路图。SRAM单元1900包括由上拉p型金属氧化物半导体(PMOS)晶体管PU1和下拉n型金属氧化物半导体(NMOS)晶体管PD1形成的第一反相器。SRAM单元1900还包括由上拉PMOS晶体管PU2和下拉NMOS晶体管PD2形成的第二反相器。另外，第一反相器和第二反相器均连接在电压总线VCC和接地电位VSS之间。
如图19所示，第一反相器和第二反相器交叉连接。也就是说，第一反相器的输入端与第二反相器的输出端连接。同样地，第二反相器的输入端与第一反相器的输出端连接。第一反相器的输出端被称为存储节点SN。同样地，第二反相器的输出端被称为存储节点SNB。在正常运行模式中，存储节点SN处于与存储节点SNB相反的逻辑状态。通过使用这两个交叉连接的反相器，SRAM单元1900利用锁存结构可以保存数据从而使得存储的数据在不应用刷新周期的情况下不会丢失。
在使用6T SRAM单元的SRAM阵列(未示出)中，单元成行和列布置。SRAM阵列的列由位线对(即，第一位线BL和第二位线BLB)形成。另外，将SRAM阵列的单元设置在相应的位线对之间。如图19所示，将SRAM单元1900放置在位线BL和位线BLB之间。
如图19所示，SRAM单元1900还包括连接在位线BL和第一反相器的输出端之间的第一传输门晶体管PG1。SRAM单元1900还包括连接在位线BLB和第二反相器的输出端之间的第二传输门晶体管PG2。第一传输门晶体管PG1和第二传输门晶体管PG 2的栅极与字线(WL)连接。
如图19的电路图所示，晶体管PU1、PU2是p型晶体管。晶体管PU1和PU2可以通过诸如平面p型场效应晶体管(PFET)、p型鳍式场效应晶体管(FinFET)等各种p型晶体管实施。晶体管PD1、PD2、PG1和PG2是n型晶体管。晶体管PD1、PD2、PG 1和PG 2可以通过诸如平面n型场效应晶体管(NFET)、n型FinFET等各种n型晶体管实施。
在运行中，如果传输门晶体管PG 1和PG2是闲置的，则SRAM单元1900将在存储节点SN和SNB处无限期地保持互补值。这是因为交叉连接的反相器对中的每个反相器驱动另一个的输入端，从而在存储节点保持电压。这种情形将保持稳定直到从SRAM移除电源，或执行写入周期改变存储节点处的存储数据。
在WRITE操作中，根据将要写入SRAM单元1900的新建数据，将位线BL和BLB设定为相反的逻辑值。例如，在SRAM写入操作中，存储在SRAM单元1900的数据锁存器中的逻辑态“1”可以通过设定BL为“0”和设定BLB为“1”重设。在响应来自行解码器(未示出)的二进制码时，与SRAM单元1900的传输门晶体管连接的字线生效(assert)从而使得数据锁存器选择进行WRITE操作。
在选择SRAM单元1900之后，第一传输门晶体管PG 1和第二传输门晶体管PG 2都被接通。结果，存储节点SN和SNB分别与BL和BLB连接。此外，通过设定BL为“0”，数据锁存器的存储节点SN放电，而通过设定BLB为“1”，数据锁存器的另一个存储节点充电。结果，新建数据逻辑“0”被锁存到SRAM单元1900中。
在READ操作中，对SRAM单元1900的BL和BLB均进行预充电至电压约等于SRAM单元1900所在的内存条的工作电压。在响应来自行解码器的二进制码时，与SRAM单元1900的第一传输门晶体管PG1和第二传输门晶体管PG2连接的字线生效从而使得数据锁存器选择进行READ操作。
在READ操作期间，通过接通传输门晶体管PG1和PG2，与存储逻辑“0”的存储节点连接的一个位线放电至低电压。同时，另一个位线保持预充电电压，因为在该另一个位线和存储逻辑“1”的存储节点之间没有放电路径。通过读出放大器(未示出)检测BL和BLB之间的差分电压(约在50至100mV的范围内)。此外，读出放大器放大差分电压并借助数据缓冲器报告存储器单元的逻辑状态。
图20示出根据实施例的图19所示的SRAM单元的布局图。SRAM单元由四条鳍线和四个栅极区形成。图20所示的四条鳍线并联放置。另外，在布局图中鳍线与栅极区正交。晶体管形成在鳍线和栅极区的交叉点处。如图20所示，在不同的交叉点处形成SRAM单元的六个晶体管。
贯穿SRAM单元的两条垂直虚线表示衬底中的p型阱和衬底中的n型阱(其中各自形成相应的鳍线)之间的边界。本领域普通技术人员将容易理解晶体管的漏极/源极区的掺杂类型通常与其中形成漏极/源极区的阱的掺杂类型相反。例如，当其中形成有源区的阱是n型阱时，源极/漏极区通常是p型掺杂的。
如图20所示，晶体管PG1和PD1的有源区形成在p型阱中。结果，这些晶体管是n型晶体管。晶体管PU1和PU2的有源区形成在n型阱中。结果，这些晶体管是p型晶体管。晶体管PD2和PG2的有源区形成在p型阱中，类似地，这些晶体管是n型晶体管。
如图20所示，单个单栅极区用作晶体管PD1和PU1的栅极。另一单个栅极区用作晶体管PD2和PU2的栅极。以这种方式，每个单个栅极区与相应的两个晶体管的栅极电连接。在图20中，单个栅极区用于传输门晶体管PG1。另一单个栅极区用于传输门晶体管PG2。然而，本领域技术人员应该意识到用于传输门晶体管PG1的单个栅极区可以延伸超出单元边界从而使得该栅极区可以被邻近的SRAM单元共用，对于用于传输门晶体管PG 2的栅极区也是如此。
使用各种接触件连接SRAM单元中的元件。字线接触件WL(未示出)可以与传输门晶体管PG1的栅极连接，而另一字线接触件WL(未示出)可以与传输门晶体管PG2的栅极连接。位线接触件BL与传输门晶体管PG1的漏极连接，而互补位线接触件BLB与传输门晶体管PG2的漏极连接。
电源接触件VCC与上拉晶体管PU1的源极连接，而另一电源接触件VCC与上拉晶体管PU2的源极连接。接地接触件VSS与下拉晶体管PD1的源极连接，而另一接地接触件VSS与下拉晶体管PD2的源极连接。存储节点接触件SN将晶体管PG1的源极与晶体管PD1和PU1的漏极连接在一起。另一存储节点接触件SNB将晶体管PG2的源极与晶体管PD2和PU2的漏极连接在一起。
图20还示出根据实施例的SRAM单元的截面图。虚线矩形2020包括沿着虚线矩形2010中示出的虚线A-A’的SRAM单元的截面图。如图20所示，每个鳍(例如鳍2002)的截面图示出倒T形鳍。鳍的上部在隔离区106的顶面之上凸出。而且，栅极区(例如PG1)从三面围绕鳍的上部。结果，栅极结构可以更好地控制沟道从而降低漏电流。
鳍2006和2008具有与鳍2002相同的形状。返回参照图19，晶体管PU2的栅极与晶体管PD2的栅极连接。因此，在截面图2020中，鳍2006和鳍2008的上部被同一栅极区围绕。
图21示出根据实施例的SRAM单元的另一俯视图和截面图。虚线矩形2120包括沿着虚线矩形2110中示出的虚线B-B’的SRAM单元的截面图。如图21所示，每个鳍(例如鳍2002)的截面图示出倒T形鳍。鳍的上部在隔离区106的顶面之上凸出。而且，栅极区(例如PG1)从三面围绕鳍的上部。结果，栅极结构可以更好地控制沟道从而降低漏电流。同样地，鳍2004、2006和2008具有与鳍2002相同的形状。返回参照图19，晶体管PU1的漏极与晶体管PU2和晶体管PD2的栅极连接。因此，在截面图中，鳍2004的漏极与鳍2006和鳍2008的栅极区电连接。
图22示出根据实施例的图19中的SRAM单元的漏极/源极区的俯视图和截面图。虚线矩形2220包括沿着虚线矩形2210中示出的虚线C-C’的SRAM单元的截面图。如图22所示，源极/漏极区与它们对应的沟道区相比具有更大的体积。
图23示出根据另一实施例的SRAM单元的俯视图和截面图。俯视图2310示出除了NMOS晶体管(诸如PD1、PD2、PG1和PG2)是由图11详细示出的鳍结构形成之外，图23中的SRAM单元与图20中示出的SRAM单元类似。NMOS晶体管可以由两条鳍线形成。换句话说，图23中示出的每个NMOS晶体管可以由并联连接的两个FinFET形成。PMOS晶体管由单条鳍线形成。
截面图2320示出SRAM单元包括两种不同鳍结构的组合。具体地，PMOSPU2由上面参照图1详细描述的第一鳍结构(例如鳍结构2306)形成。包括PD2和PG1的NMOS由上面参照图11详细描述的第二鳍结构(例如鳍结构2302和2308)形成。
图24示出根据实施例的SRAM单元的另一俯视图和截面图。如图24所示，PMOS晶体管PU1和PU2由上面参照图1详细描述的第一鳍结构形成。NMOS晶体管PD2和PG1由上面参照图11详细描述的第二鳍结构形成。
虚线矩形2420包括沿着虚线矩形2410中示出的虚线B-B’的SRAM单元的截面图。如图24所示，鳍2404的漏极、鳍2406的栅极和鳍2408的栅极被同一栅极区围绕。结果，鳍2404的漏极与鳍2406和鳍2408的栅极区电连接。
图25示出根据实施例的SRAM单元的漏极/源极区的俯视图和截面图。虚线矩形2520包括沿着虚线矩形2510中示出的虚线C-C’的SRAM单元的截面图。如图25所示，源极/漏极区与它们对应的沟道区相比具有更大的体积。
尽管已经详细地描述了本发明的实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明的精神和范围的情况下，在其中进行各种改变、替换和更改。
而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明将很容易地理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本相同的功能或者获得基本相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (18)

1.一种半导体装置，包括：
形成在衬底中的隔离区；
形成在所述衬底中的倒T形鳍，其中：
所述倒T形鳍的底部被所述隔离区包围；并且
所述倒T形鳍的上部在所述隔离区的顶面之上凸出，其中，所述上部为梯形形状，并且所述上部的底侧的长度大于所述上部的顶侧的长度，所述底部的上部区域的掺杂浓度高于所述上部的上部区域的掺杂浓度，并且所述倒T形鳍包括：
连接在第一漏极/源极区和第二漏极/源极区之间的沟道；以及
围绕所述倒T形鳍的沟道的栅电极。
2.根据权利要求1所述的半导体装置，其中：
所述倒T形鳍包括第一层和第二层；以及
所述第一层堆叠在所述第二层上，其中，所述第一层为所述上部，所述第二层为所述底部。
3.根据权利要求2所述的半导体装置，其中，所述第一层的高度小于600埃。
4.根据权利要求1所述的半导体装置，其中：
所述第一漏极/源极区、所述第二漏极/源极区和所述沟道形成p型FinFET；以及
所述第一漏极/源极区和所述第二漏极/源极区的外延生长材料选自由SiGe、SiGeC、Ge、Si、III-V族化合物半导体材料和它们的任意组合所组成的组。
5.根据权利要求1所述的半导体装置，其中：
所述第一漏极/源极区、所述第二漏极/源极区和所述沟道形成n型FinFET；以及
所述第一漏极/源极区和所述第二漏极/源极区的外延生长材料选自由SiP、SiC、SiPC、Si、III-V族化合物半导体材料和它们的任意组合所组成的组。
6.根据权利要求1所述的半导体装置，其中，所述隔离区是浅沟槽隔离结构。
7.根据权利要求1所述的半导体装置，其中：
所述倒T形鳍包括第一梯形和第二梯形；以及
所述第一梯形堆叠在所述第二梯形上，其中，所述第一梯形为所述上部，所述第二梯形为所述底部。
8.根据权利要求7所述的半导体装置，其中：
所述第一梯形具有84度至小于90度范围内的内角；以及
所述第二梯形具有60度至84度范围内的内角。
9.根据权利要求1所述的半导体装置，其中：
所述第一漏极/源极区的截面宽度宽于所述沟道的截面宽度；以及
所述第二漏极/源极区的截面宽度宽于所述沟道的截面宽度。
10.一种半导体器件，包括：
形成在衬底中的隔离区；
第一鳍结构，包括：
形成在所述衬底中的第一双层鳍，其中：
所述第一双层鳍的底部被所述隔离区包围；并且
所述第一双层鳍的上部在所述隔离区的顶面之上凸出，其中，所述上部为梯形形状，并且所述上部的底侧的长度大于所述上部的顶侧的长度，所述底部的上部区域的掺杂浓度高于所述上部的上部区域的掺杂浓度，所述第一双层鳍包括连接在第一漏极/源极区和第二漏极/源极区之间的第一沟道；和
围绕所述第一双层鳍的第一沟道的第一栅电极；以及
第二鳍结构，包括：
形成在所述衬底中的第二双层鳍，其中：
所述第二双层鳍的底部被所述隔离区包围；并且
所述第二双层鳍的上部在所述隔离区的顶面之上凸出，所述第二双层鳍包括：连接在第三漏极/源极区和第四漏极/源极区之间的第二沟道；和
围绕所述第二双层鳍的第二沟道的第二栅电极。
11.根据权利要求10所述的半导体器件，其中：
所述第一双层鳍的上部包括形成在所述第一双层鳍的底部上方的单条鳍线；以及
所述第二双层鳍的上部包括形成在所述第二双层鳍的底部上方的多条鳍线。
12.根据权利要求11所述的半导体器件，其中：
所述单条鳍线的高度小于600埃；以及
所述多条鳍线的高度小于600埃。
13.根据权利要求10所述的半导体器件，还包括单层鳍，其中，所述单层鳍的沟道的截面为矩形。
14.根据权利要求10所述的半导体器件，其中：
所述第一漏极/源极区包括第一外延层，所述第一外延层的第一宽度宽于所述第一沟道的宽度；
所述第二漏极/源极区包括第二外延层，所述第二外延层的第二宽度宽于所述第一沟道的宽度；
所述第三漏极/源极区包括第三外延层，所述第三外延层的第三宽度宽于所述第二沟道的宽度；以及
所述第四漏极/源极区包括第四外延层，所述第四外延层的第四宽度宽于所述第二沟道的宽度。
15.一种存储器单元，包括：
第一反相器，包括：
具有双层鳍结构的第一p型晶体管(PU)；以及
具有双层鳍结构的第一n型晶体管(PD)，其中，所述第一p型晶体管与所述第一n型晶体管串联连接；
与所述第一反相器交叉连接的第二反相器，包括：
具有所述双层鳍结构的第二p型晶体管；以及
具有所述双层鳍结构的第二n型晶体管，其中，所述第二p型晶体管与所述第二n型晶体管串联连接；
具有所述双层鳍结构的第一传输门晶体管，所述第一传输门晶体管连接在所述第一反相器和第一位线之间；以及
具有所述双层鳍结构的第二传输门晶体管，所述第二传输门晶体管连接在所述第二反相器和第二位线之间，
其中，所述双层鳍结构的上部为梯形形状，并且所述上部的底侧的长度大于所述上部的顶侧的长度，所述双层鳍结构的底部的上部区域的掺杂浓度高于所述上部的上部区域的掺杂浓度。
16.根据权利要求15所述的存储器单元，其中：
所述第一n型晶体管由并联连接的两个FinFET形成；
所述第二n型晶体管由并联连接的两个FinFET形成；
所述第一传输门晶体管由并联连接的两个FinFET形成；以及
所述第二传输门晶体管由并联连接的两个FinFET形成。
17.根据权利要求15所述的存储器单元，其中：
所述第一p型晶体管和所述第二p型晶体管由单个FinFET形成。
18.根据权利要求15所述的存储器单元，其中，所述双层鳍结构包括：
在所述双层鳍结构的沟道的截面中具有第一梯形的第一层；
在所述双层鳍结构的沟道的截面中具有第二梯形的第二层；其中：
所述第一层堆叠在所述第二层上；
其中，所述第一层为所述上部，所述第二层为所述底部。
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