CN102136477A - 集成电路及其制造方法 - Google Patents

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Abstract

本发明提供一种集成电路及其制造方法，该集成电路包含一第一存储器阵列及一耦接至此第一存储器阵列的逻辑电路。此第一存储器阵列中所有存储单元的所有晶体管及此逻辑电路的所有晶体管皆为鳍式场效应晶体管，且皆具有沿着一第一纵向排列的栅极电极。本发明仅需进行两次离子注入工艺来注入离子，可达到降低集成电路制造成本的目标。

Description

集成电路及其制造方法
技术领域
本发明涉及半导体装置，且特别涉及一种集成电路及其制造方法。
背景技术
目前存储器电路已广泛使用在各种应用中。传统存储器电路可包含动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)及非易失性存储器电路。静态随机存取存储器包含多个存储单元。传统的6-T静态存储器具有由存储单元组成的阵列，且每个存储单元由6个晶体管组成。6-T静态存储单元与位线(BL)、反相位线(bit-line bar；BLB)及字线(WL)耦接。6个晶体管中的4个晶体管形成两个交叉耦合反相器(cross-coupled inverter)以储存表示“0”或“1”的数据。剩余的两个晶体管作为存取存储器以控制储存于存储单元中的数据的存取。
传统静态随机存取存储器(SRAM)具有存储器阵列及至少一控制逻辑电路。每个存储器阵列及控制逻辑电路具有多个晶体管。这些晶体管具有有源区及栅极电极。这些有源区形成于基材中，通常称为平面有源区。传统上，控制逻辑电路中的晶体管的栅极电极及有源区的路径方向(routing direction)通常是沿着两个垂直于彼此的方向。为了形成控制逻辑电路的有源区中晶体管的源极/漏极区，需进行4次离子注入工艺。每个离子注入工艺是为在含有传统静态随机存取存储器电路的基材在0°、90°、180°、270°的位置进行处理。4次的离子注入工艺增加了集成电路的制造成本。
由前述可知，业界亟需新颖的存储器电路及其制造方法。
发明内容
为了克服现有技术中的上述缺陷，本发明提供一种集成电路，包括：一第一存储器阵列；以及一逻辑电路，耦接该第一存储器阵列，其中该第一存储器阵列中所有存储单元的所有有源式晶体管及该逻辑电路中所有有源式晶体管为鳍式场效应晶体管(FinFET)，并具有沿着一第一纵向排列的栅极电极。
本发明也提供一种集成电路，包括：一第一存储器阵列，其中该第一存储器阵列中所有存储单元的所有有源式晶体管的所有栅极电极沿着一第一纵向排列，该第一存储器阵列中所有有源式晶体管的所有非平坦有源区沿着一第二纵向排列，且该第一纵向实质上垂直于该第二纵向；以及一逻辑电路，耦接至该第一存储器阵列，其中该逻辑电路中所有有源式晶体管的所有栅极电极沿着该第一纵向排列，该逻辑电路中所有有源式晶体管的所有非平坦有源区沿着该第二纵向排列。
本发明还提供一种集成电路的制造方法，包括：形成多个第一有源区及多个第二有源区于一基材上，该多个第一有源区用于一第一存储器阵列中的所有有源式晶体管，该多个第二有源区用于一逻辑电路中的所有有源式晶体管；以及形成多个第一栅极电极及多个第二栅极电极，该多个第一栅极电极用于该第一存储器阵列的所有有源式晶体管，该多个第二栅极电极用于该逻辑电路的所有有源式晶体管，其中该第一栅极电极垂直于该第一有源区，且该第二栅极电极垂直于该第二有源区并平行于该第一栅极电极。
本发明仅需进行两次离子注入工艺来注入离子，可达到降低集成电路制造成本的目标。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，进行详细说明。
附图说明
图1显示为本发明实施例中含至少一存储器阵列的集成电路。
图2A显示为本发明实施例中含有源区、栅极电极及接触点的存储单元的俯视图。
图2B显示为本发明实施例中含有源区、栅极电极及接触点的控制逻辑的俯视图。
图3显示为本发明一实施例中鳍式场效应晶体管的剖面图。
图4显示为本发明另一实施例的集成电路。
图5显示为本发明另一实施例中含有源区、栅极电极及接触点的存储单元的俯视图。
图6显示为本发明实施例中制造集成电路的方法的流程图。
图7显示为本发明一实施例中设置于载板上的含集成电路的系统。
其中，附图标记说明如下：
100～集成电路
101～存储器阵列
101a～存储单元
110、115、120、125、130、135～有源式晶体管
210a、210b、210c、210d～栅极电极
215a、215b、215c、215d～有源区
220a、220b、220c、220d、220e、220f～有源式晶体管
225a、225b、225c～栅极电极
230a、230b～有源区
300a、300b、300c～鳍式场效应晶体管
301～基材
301a～基材表面
305a、305b、305c～有源区
310～隔离材料
320～栅极电极
400～集成电路
401、451～存储器阵列
401a、451a～存储单元
405～控制逻辑
460、465、470、475、480、485～有源式晶体管
510a、510b、510c、510d～栅极电极
515a、515b、515c、515d、515e、515f～有源区
700～系统
701～载板
702～集成电路
705～凸块
具体实施方式
可知的是，本发明接下来将会提供许多不同的实施例以实施本发明中不同的特征。各特定实施例中的组成及配置将会在以下作描述以简化本发明。这些为实施例并非用于限定本发明。此外，一第一元件形成于一第二元件“上方”、“之上”、“之下”或“上”可包含实施例中的该第一元件与第二元件直接接触，或也可包含该第一元件与第二元件之间还有其他额外元件使该第一元件与第二元件无直接接触。各种元件可能以任意不同比例显示以使附图清晰简洁。在本说明书的各种例子中可能会出现重复的元件符号以便简化描述，但这不代表在各个实施例及/或附图之间有何特定的关连。
图1显示本发明一实施例中含至少一存储器阵列的集成电路。在图1中，集成电路100可包含至少一存储器阵列，例如存储器阵列101及逻辑电路105。逻辑电路105可耦接至存储器阵列101。存储器阵列101中所有存储单元的所有有源式晶体管及逻辑电路105中所有有源式晶体管皆可沿着相同纵向排列的栅极电极。在一些实施例中，存储器阵列101中所有有源式晶体管的字线及逻辑电路105中所有有源式晶体管的字线皆沿着相同的纵向排列。
存储器阵列101可包含多个字线(WL)及多个位线(BL)及反相位线(BLB)。在一些实施例中，存储器阵列101可为静态随机存取存储器阵列(SRAM array)、嵌入式静态随机存取存储器阵列(embedded SRAM array)、动态随机存取存储器阵列(DRAM array)、非易失性存储器阵列(non-volatilememory array)，例如快闪存储器(FLASH)、可擦除可编程只读存储器(EPROM)、电子式可擦除可编程只读存储器(EEPROM)、现场可编程门阵列(field-programmable gate array)、逻辑电路阵列及/或其他存储器阵列。
以6-T静态随机存取存储器(6T-SRAM)为例，存储器阵列101可包含多个存储单元，例如重复地设置于存储器阵列101中的存储单元101a。存储单元101a可耦接至位线BL、反相位线BLB及字线WL。值得注意的是，虽然在此仅示出单一个存储单元101a，然其他存储单元(未显示)也可耦接至其在存储器阵列中所对应的字线WL及位线BL。一部分的存储器阵列101可具有8、16、32、64、128或更多的列(columns)，以字宽度排列。在一些实施例中，字线WL通常会安排成与位线BL实质上正交。在其他实施例中，可将字线及位线安排成其他排列方式。值得注意的是，在此所述的存储单元101a仅用于举例。在其他实施例中，存储单元101a可为8-T静态随机存取存储器存储单元、1-T静态随机存取存储器存储单元或其他类型的存储单元。
再次参见图1，存储单元101a可包含有源式晶体管110、115、120、125、130及135。有源式晶体管110、115、120、125、130及135可进行存储单元的操作，例如读取及写入。在一实施例中，可将有源式晶体管110、120及115、125作为两个交叉闩锁反相器(cross-latch inverter)，形成触发器(flip-flop)以储存存储单元101a中的数据。可将有源式晶体管130及135操作为两个传输型晶体管(pass transistor)、存取晶体管(access transistor)或传输型栅极(pass gate)。在某些实施例中，有源式晶体管110及115可称为上拉晶体管(pull-up transistor)，且有源式晶体管120及125可称为下拉晶体管(pull-down transistor)。上拉晶体管可用于调整(pull)电压电平至电源电压电平(power source voltage level)，例如电源电压(VDD)。下拉晶体管可用于调整(pull)电压电平至另一电源电压电平，例如接地电压(VSS)。
在一些实施例中，有源式晶体管110的漏极可电性耦接至有源式晶体管130的源极、有源式晶体管120的漏极及有源式晶体管115的栅极。有源式晶体管115的漏极可电性耦接至有源式晶体管135的源极、有源式晶体管125的漏极及有源式晶体管110的栅极。有源式晶体管110的栅极可耦接至有源式晶体管120的栅极。有源式晶体管115的栅极可耦接至有源式晶体管125的栅极。
有源式晶体管130及135的漏极各自可电性耦接至位线BL及反相位线BLB。有源式晶体管130及135的栅极可电性耦接至字线WL。位线BL、BLB及字线WL可延伸至存储器阵列的其他存储单元。值得注意的是，在此所述的有源式晶体管110、115、120、125、130及135的数量、型态及布置仅是用于举例，本领域普通技术人员可任意修饰有源式晶体管的数量、型态及布置以实现所需的存储器阵列。
图2A显示为本发明一实施例中含有源区、栅极电极及接触点的存储器阵列的俯视图。在图2A中，存储单元101a可具有沿着第一纵向排列的栅极电极210a-210d，且可具有沿着第二纵向排列的有源区215a-215d。第二纵向实质上垂直于第一纵向。如前述，存储器阵列101可包含多个存储单元。每个存储单元可具有与存储单元101a相似的结构，并设置于存储器阵列101中。由前述可知，存储器阵列101中所有存储单元的所有有源式晶体管的栅极电极可沿着相同纵向排列。
图2B显示为本发明一实施例中含有源区、栅极电极及接触点的部分的逻辑电路的俯视图。部分的逻辑电路105可包含多个有源式晶体管，例如有源式晶体管220a-220f。可操作有源式晶体管220a-220f来进行存储单元操作，例如读取及写入。有源式晶体管220a-220f可具有多个栅极电极(例如栅极电极225a-225c)及有源区(例如有源区230a-230b)。栅极电极225a-225c的排列纵向可与存储单元101a中的栅极电极210a-210d相同，并实质上垂直于有源区230a-230b。在一些实施例中，逻辑电路105可包含控制逻辑、输入/输出(IO)接口、位址暂存器、输入缓冲器、感测放大器、输出缓冲器或前述的组合。
如前述，存储器阵列101中所有存储单元的所有有源式晶体管的所有栅极电极及逻辑电路105中所有有源式晶体管的栅极电极可设置为沿着相同纵向排列，例如水平方向。存储器阵列101中所有存储单元的所有有源式晶体管的所有有源区及逻辑电路105中的所有有源式晶体管的有源区可设置为沿着相同纵向排列，例如垂直方向。如此，仅需沿着实质上平行于栅极电极的纵向的方向进行两次离子注入工艺，即可形成存储器阵列101及逻辑电路105中的所有存储单元的所有源极/漏极区(未标号)。
在一实施例中，存储器阵列101中的所有存储单元的所有有源式晶体管的所有栅极电极可具有相同间距(pitch)。例如，以栅极电极210c及栅极电极210d的边缘所定义的间距，可等同于以栅极电极210d的边缘至另一邻近栅极电极210d且位于其下方的栅极电极(未显示)的边缘所定义的间距。
在一实施例中，每个有源式晶体管110、115、120、125、130、135及220a-220f皆可为鳍式场效应晶体管(FinFET)。图3显示为本发明一实施例中鳍式场效应晶体管的剖面图。在图3中，鳍式场效应晶体管300a-300c可设置于基材301上。基材301可包含多个有源区305a-305c。在一些实施例中，可称有源区305a-305c为非平坦有源区，其位于基材301的表面301a上。
在一些实施例中，基材301可包含元素半导体材料，化合物半导体材料、合金半导体材料、其他任何合适材料或前述的组合。元素半导体材料可包含结晶相、多晶相或非晶相的硅或锗。化合物半导体材料可包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及锑化铟。合金半导体材料可包含硅化锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及GaInAsP。在一实施例中，合金半导体可具有梯度分布的硅化锗(SiGe)，其中硅及锗的组成比例会随着位置的变化逐渐改变。在另一实施例中，是为于硅基材上形成硅锗合金。在另一实施例中，是为应变的(strained)硅化锗基材。此外，半导体基材可为绝缘层上覆半导体，例如绝缘层上覆硅(SOI)或薄膜晶体管(TFT)。在某些实施例中，半导体基材可为掺杂的外延层或深埋层。在其他实施例中，化合物半导体基材可具有多层结构，或此基材可包含多层化合物半导体结构。
再次参见图3，隔离材料310可设置于基材301的表面301a上。隔离材料310可设置为围绕着鳍式场效应晶体管300a-300c的有源区305a-305c。隔离材料310可电性隔离两相邻的有源区305a、305b或305b、305c。隔离材料310可包含浅沟槽隔离(STI)结构、局部氧化硅(LOCOS)结构、其他隔离结构或前述的组合。
在一些实施例中，栅极介电层(未显示)可形成于有源区305a-305c上。栅极介电层可包含单层或多层结构。在具有多层结构的实施例中，栅极介电层可包含界面介电层(interfacial dielectric layer)及高介电常数介电层。界面介电层可由任何合适工艺形成且可具有任意的厚度。例如，界面介电层可包含例如氧化物、氮化物、氮氧化物、其他栅极介电材料及/或前述的组合的材料。界面介电层可由热工艺、化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、外延工艺及/或前述的组合形成。
高介电常数介电层可形成于界面层上。高介电常数介电层可包含高介电常数材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其他合适高介电常数介电材料及/或前述的组合。高介电常数介电材料还可择自由金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、氧化铝-氧化铪合金(hafniumdioxide-alumina alloy)、其他合适材料及/或前述的组合。高介电常数介电层可由任意工艺形成、例如原子层沉积、化学气相沉积、物理气相沉积、遥控等离子体化学气相沉积(RPCVD)、等离子体增强式化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)、溅镀、电镀、其他合适工艺及/或前述的组合。
再次参见图3，栅极电极320可设置在有源区305a-305c上。在一些实施例中，栅极电极320可包含一或多种材料，包含多晶硅、钛、氮化钛、氮化钽、钽、碳化钽、氮硅化钽(TaSiN)、钨、氮化钨、氮化钼、氮氧化钼、二氧化钌(RuO2)及/或其他合适材料。栅极电极320可包含一或多个由物理气相沉积、化学气相沉积、原子层沉积、电镀及/或其他合适工艺所形成的膜层。在一些实施例中，栅极电极320可包含功函数金属层，以使金属栅极提供N型金属功函数或P型金属功函数。P型功函数材料包含例如钌、钯、铂、钴、镍及导电的金属氧化物、及/或其他合适材料。N型功函数材料包含例如含铪、锆、钛、钽、铝、金属碳化物(例如碳化铪、碳化锆、碳化钛、碳化铝)、铝化物(aluminide)及/或其他合适材料。
在一实施例中，存储器阵列101(如图1所示)可包含至少一虚置存储单元(未显示)。虚置存储单元可设置于邻近(adjacent)存储器阵列101的至少一有源式晶体管。虚置存储单元可用于减少存储器阵列的中央及边缘所承载的处理量的差异。虚置存储单元无需进行任何如存储单元101a的操作，例如读取及写入。在一些实施例中，虚置存储单元的栅极电极的路径方向可平行于栅极电极210-210d或有源区215a-215d的排列纵向。
图4显示为本发明另一实施例的集成电路。在图4中，集成电路400可包含多个存储器阵列，例如电性耦接至控制逻辑405的存储器阵列401及451。在图4中，与图1相同的元件以相同参考标号加300表示。在一些实施例中，存储器阵列451可具有与存储器阵列401相同或不同的存储器容量。存储单元451a可包含有源式晶体管460、465、470、475、480及485。有源式晶体管460、465、475、480及485可各自近似于有源式晶体管410、415、420、425、430及435。
以6-T静态随机存取存储器(6-T SRAM)为例，存储器阵列451可包含多个字线WL及多个位线(BL及BLB)。存储器阵列451可包含至少一存储单元451a。存储单元451a可耦接至位线BL、反相位线BLB及字线WL。值得注意的是，虽然在此仅示出单一个存储单元451a，然而其他存储单元(未显示)也可耦接至其在存储器阵列中所对应的字线WL及位线BL。一部分的存储器阵列101可具有8、16、32、64、128或更多的列(columns)，以字宽度排列。在一些实施例中，字线WL通常会安排成与位线BL实质上正交。在其他实施例中，可将字线及位线安排成其他排列方式。
图5显示为本发明另一实施例中含有源区、栅极电极及接触点的存储单元的俯视图。在图5中，存储单元451a可具有沿着第一纵向排列的栅极电极510a-510d，且可具有沿着第二纵向排列的有源区515a-515f。第二纵向实质上垂直于第一纵向。如前述，存储器阵列451可包含多个存储单元。每个的存储单元可具有近似于存储单元451a的结构，并设置于存储器阵列451中。由前述可知，存储器阵列451中所有存储单元的所有有源式晶体管的栅极电极可沿着相同纵向排列。在一些实施例中，存储器阵列401、逻辑电路405及存储器阵列451中所有存储单元的所有有源式晶体管的栅极电极可沿着相同纵向排列，例如水平方向。存储器阵列401、逻辑电路405及存储器阵列451中所有存储单元的所有有源式晶体管的有源区可沿着相同纵向排列，例如垂直方向。
图6显示为本发明一实施例中制造逻辑电路的方法的流程图。在图6中，制造逻辑电路的方法600可包含步骤610，形成多个第一有源区及多个第二有源区于基材上，第一有源区用于第一存储器阵列的所有有源式晶体管，第二有源区用于逻辑电路的所有有源式晶体管。例如，步骤610可形成有源区215a-215d及230a-230b(如图2A-图2B所示)于基材上。在一些实施例中，可由凹蚀(recessing)部分的基材以定义有源区215a-215d及230a-320b。在其他实施例中，有源区215a-215d及230a-230b可由外延工艺、化学气相沉积工艺、其他可形成有源区215a-215d及230a-230b的方法及/或前述的组合形成。
参见图6，步骤620可形成多个第一栅极电极及多个第二栅极电极，其各自用于第一存储器阵列中的所有有源式晶体管及逻辑电路中的所有有源式晶体管。第一栅极电极垂直于第一有源区，且第二栅极电极垂直于第二有源区并平行于第一栅极电极。例如，步骤620可形成栅极电极210a-210d及225a-225c(如图2A-图2B所示)于有源区215a-215d及230a-230b上。栅极电极210a-210d及225a-225c可由物理气相沉积、化学气相沉积、原子层沉积、电镀及/或其他合适工艺所形成的沉积层形成。此沉积层可由光学光刻工艺及/或蚀刻工艺定义形成栅极电极210a-210d及225a-225c。
参见图6，步骤630可形成第一存储器阵列及逻辑电路中的所有有源式晶体管的源极/漏极区。例如，形成存储单元101a的有源式晶体管110、115、120、125、130及135的源极/漏极区(未标号)及逻辑电路105中的有源式晶体管220a-220f。
在一些实施例中，步骤630可包含仅两次的离子注入工艺，以将离子注入进入有源式晶体管110、115、120、125、130、135及220a-220f的源极/漏极区中。离子注入工艺的方向可实质上垂直于有源区215a-215d及230a-230b的排列纵向。这两次的离子注入工艺皆可在有源区215a-215d及230a-230b的排列纵向的任一侧进行。既然仅需进行两次离子注入工艺来注入离子，即可达到降低集成电路制造成本的目标。
在一些实施例中，源极/漏极区可为N型源极/漏极区或P型源极/漏极区。N型源极/漏极区可具有例如砷、磷、其他第V族元素或前述的组合的掺质。P型源极/漏极区247a及247b可具有例如硼或其他第Ⅲ族元素的掺质。在一些实施例中，在进行离子注入工艺后，可进行热工艺及/或快速热工艺(RTP)。
在一些实施例中，方法600可包含形成至少一虚置存储单元，且其邻近存储器阵列101中的至少一有源式晶体管。此至少一虚置存储单元具有平行于有源区215a-215d或栅极电极210a-210d的栅极电极(如图2A所示)。例如，虚置存储单元的栅极电极可由与形成栅极电极210a-210d相同的工艺形成。
在一些实施例中，方法600可包含形成另一存储器阵列，例如耦接至逻辑电路405的存储器阵列451。方法600可包含形成多个有源区515a-515f，其用于存储器阵列451中的所有有源式晶体管460、465、470、475、480及485。方法600还包含形成多个栅极电极510a-510d，其用于存储器阵列451中的所有有源式晶体管。栅极电极510a-510d垂直于有源区215a-215d且平行于栅极电极210a-210d。有源式晶体管460、465、470、475、480及485的栅极电极510a-510d可由与形成栅极电极210a-210d相同的工艺形成。有源式晶体管460、465、470、475、480及485的有源区515a-515f可由与形成有源区215a-215d相同的工艺形成。
图7显示为本发明一实施例中设置于载板(substrate board)上的含集成电路的系统。在图7中，系统700可包含设置于载板701上的集成电路702。载板701可包含印刷电路板(PCB)、印刷线路板及/或其他可承载集成电路的载体。集成电路702可近似于图1中所示的集成电路100。在一些实施例中，集成电路702可由凸块705电性耦接至载板701。在其他实施例中，集成电路702可由导线电性耦接至载板701。系统700可为例如计算机、无线通信装置、计算机外围装置、娱乐装置或其类似物的电子装置的一部分。
在一些实施例中，包含集成电路702的系统700可提供整合整个系统至同一集成电路中，例如系统级芯片(SOC)或系统级集成电路装置(SOIC)。这些系统级芯片装置可用单一集成电路提供所有的电路以实现手机、个人数字助理(PDA)、数字磁带录像机(Video Cassette Recorder，VCR)、数字摄像机、数码相机、MP3播放器或是类似的设备等等。
虽然本发明已以数个优选实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的保护范围为准。

Claims (13)

1.一种集成电路，包括：
一第一存储器阵列；以及
一逻辑电路，耦接该第一存储器阵列，其中该第一存储器阵列中所有存储单元的所有有源式晶体管及该逻辑电路中所有有源式晶体管为鳍式场效应晶体管，并具有沿着一第一纵向排列的栅极电极。
2.如权利要求1所述的集成电路，其中该第一存储器阵列中所有存储单元的所有有源式晶体管及该逻辑电路中所有有源式晶体管具有沿着一第二纵向排列的有源区，且该第二纵向实质上垂直于该第一纵向。
3.如权利要求2所述的集成电路，该第一存储器阵列还包含至少一虚置存储单元，其邻近该第一存储器阵列中的至少一有源式晶体管，且该至少一虚置存储单元具有一栅极电极，其沿着该第一纵向或该第二纵向排列。
4.如权利要求1所述的集成电路，其中该第一存储器阵列为一静态随机存取存储器阵列。
5.如权利要求1所述的集成电路，其中该第一存储器阵列的所有存储单元的所有有源式晶体管的栅极电极具有相同间距。
6.如权利要求1所述的集成电路，还包括一第二存储器阵列耦接至该逻辑电路，其中该第二存储器阵列中所有存储单元的所有有源式晶体管为鳍式场效应晶体管，并具有沿着该第一纵向排列的栅极电极。
7.一种集成电路，包括：
一第一存储器阵列，其中该第一存储器阵列中所有存储单元的所有有源式晶体管的所有栅极电极沿着一第一纵向排列，该第一存储器阵列中所有有源式晶体管的所有非平坦有源区沿着一第二纵向排列，且该第一纵向实质上垂直于该第二纵向；以及
一逻辑电路，耦接至该第一存储器阵列，其中该逻辑电路中所有有源式晶体管的所有栅极电极沿着该第一纵向排列，该逻辑电路中所有有源式晶体管的所有非平坦有源区沿着该第二纵向排列。
8.如权利要求7所述的集成电路，其中该第一存储器阵列包含至少一虚置存储单元，且该至少一虚置存储单元沿着该第一纵向或该第二纵向排列。
9.如权利要求7所述的集成电路，还包含一第二存储器阵列耦接至该逻辑电路，其中该第二存储器阵列中的所有存储单元的所有有源式晶体管的所有栅极电极沿着该第一纵向排列，且该第二存储器阵列中的所有有源式晶体管的所有非平坦有源区沿着该第二纵向排列。
10.一种集成电路的制造方法，包括：
形成多个第一有源区及多个第二有源区于一基材上，该多个第一有源区用于一第一存储器阵列中的所有有源式晶体管，该多个第二有源区用于一逻辑电路中的所有有源式晶体管；以及
形成多个第一栅极电极及多个第二栅极电极，该多个第一栅极电极用于该第一存储器阵列的所有有源式晶体管，该多个第二栅极电极用于该逻辑电路的所有有源式晶体管，其中该第一栅极电极垂直于该第一有源区，且该第二栅极电极垂直于该第二有源区并平行于该第一栅极电极。
11.如权利要求10所述的集成电路的制造方法，还包括：
仅进行两次离子注入工艺，以使离子注入进入该第一存储器阵列及该逻辑电路中的所有有源式晶体管的源极/漏极区中。
12.如权利要求10所述的集成电路的制造方法，还包括：
形成至少一虚置存储单元，其邻近该第一存储器阵列中的至少一有源式晶体管，其中该至少一虚置存储单元具有一栅极电极，且该栅极电极沿着平行于该第一有源区或该第一栅极电极的方向排列。
13.如权利要求10所述的集成电路的制造方法，还包括：
形成多个第三有源区于该基材上，用于一第二存储器阵列中的所有有源式晶体管；以及
形成多个第三栅极电极，用于该第二存储器阵列中的所有有源式晶体管，其中该第三栅极电极沿着垂直于该第二有源区及平行于该第一栅极电极的方向排列。
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