JP2011155264A - 集積回路およびその形成方法 - Google Patents
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Abstract
【課題】製造コストを良好に減少できる集積回路およびその形成方法を提供する。
【解決手段】集積回路は、第１のメモリアレイ、および第１のメモリアレイに接続された論理回路を含み、第１のメモリアレイの全てのメモリセルの全ての活性トランジスタおよび論理回路の全ての活性トランジスタは、フィン電界効果トランジスタ（FinFET）であり、第１の縦方向に沿って配置されたゲート電極を有する。FinFETs３００a〜３００cは、基板３０１上に配置され得る。基板３０１は、複数の活性領域３０５a〜３０５cを含み得る。活性領域３０５a〜３０５cは、基板３０１の表面３０１a上の非平面活性領域であり得る。
【選択図】図３
【解決手段】集積回路は、第１のメモリアレイ、および第１のメモリアレイに接続された論理回路を含み、第１のメモリアレイの全てのメモリセルの全ての活性トランジスタおよび論理回路の全ての活性トランジスタは、フィン電界効果トランジスタ（FinFET）であり、第１の縦方向に沿って配置されたゲート電極を有する。FinFETs３００a〜３００cは、基板３０１上に配置され得る。基板３０１は、複数の活性領域３０５a〜３０５cを含み得る。活性領域３０５a〜３０５cは、基板３０１の表面３０１a上の非平面活性領域であり得る。
【選択図】図３
Description
本発明は、半導体デバイスに関し、特に、集積回路およびその形成方法に関するものである。
メモリ回路は、さまざまなアプリケーションで用いられている。従来、メモリ回路は、DRAM、SRAM、および不揮発性メモリ回路を含むことができる。SRAM回路は、複数のメモリセルを含む。メモリセルのアレイを備える従来の６Tスタティックメモリにおいて、各メモリセルは、６つのトランジスタを含む。６T SRAMメモリセルは、ビットライン（BL）、ビットラインバー（BLB）、およびワードライン（WL）に接続される。６つのトランジスタの中の４つは、"０"または"１"を示すデータを保存するための、２つの交差結合されたインバータを形成する。残りの２つのトランジスタは、メモリセル内に保存されたデータへのアクセスを制御するための、アクセストランジスタとして機能する。
集積回路およびその形成方法を提供する。
１つの実施の形態において、集積回路は、第１のメモリアレイおよび第１のメモリアレイに接続された論理回路を含む。第１のメモリアレイの全てのメモリセルの全ての活性トランジスタおよび論理回路の全ての活性トランジスタは、フィン電界効果トランジスタ（FinFET）であり、第１の縦方向に沿って配置されたゲート電極を有する。
もう１つの実施の形態において、集積回路の形成方法は、基板上に、第１のメモリアレイの全ての活性トランジスタ用の複数の第１の活性領域、および基板上に論理回路の全ての活性トランジスタ用の複数の第２の活性領域を形成するステップを含む。第１のメモリアレイの全ての活性トランジスタ用の複数の第１のゲート電極、および論理回路の全ての活性トランジスタ用の複数の第２のゲート電極が形成される。第１のゲート電極は、第１の活性領域に垂直な方向に沿って配置され、第２のゲート電極は、第２の活性領域に垂直な方向に沿って配置され、かつ第１のゲート電極に平行な方向に配置される。
これらのおよび他の実施の形態、およびその特徴は、以下の文面および添付の図面と併せて更に詳細に述べられる。
集積回路の製造コストを良好に減少できる。
以下の開示は、添付の図面を参照して、次の詳細な説明から良く理解される。添付の図面は、工業における標準的技法に従って、種々の特徴が縮尺通りに描かれず、図示の目的のためだけに使用されている。実際、図面における種々の特徴の寸法は、議論の明確化のために、任意に拡大または縮小されてよい。
従来のSRAM回路は、メモリアレイおよび少なくとも１つの制御論理回路を有する。各メモリアレイおよび制御論理回路は、複数のトランジスタを有する。トランジスタは、活性領域およびゲート電極を有する。活性領域は、基板内に形成され、一般的に平面活性領域（planar active area）といわれる。従来、ゲート電極のルート方向（routing direction）および制御論理回路のトランジスタの活性領域は、通常、２つの方向に沿って互いに垂直である。トランジスタのソース／ドレイン（S／D）領域を制御論理回路の活性領域に形成するには、４つのイオン注入プロセスが用いられる。各イオン注入プロセスは、従来のSRAM回路を積載した基板が０°、９０°、１８０°、２７０°の位置で処理されている間に行われる。４つのイオン注入プロセスは、集積回路の製造コストを増加させる。
上述により、メモリ回路およびメモリ回路の形成方法が望まれる。
次の開示は、その開示の異なる特徴を実施するための、多くの異なる実施の形態または実施例を提供することがわかる。複数の要素および複数の配置の特定の実施例が、以下の簡潔な開示内容で述べられる。これらは単に実施例であり、これらに制限されるものではないことは勿論である。例えば、本説明の第２の特徴の上方の、または第２の特徴上の第１の特徴の形成は、第１の特徴と第２の特徴とが直接接触するように、形成される複数の実施の形態を含むことができ、且つ第１の特徴と第２の特徴とが直接接触しないように、付加的な特徴が第１の特徴と第２の特徴との間に形成される複数の実施の形態を含むこともできる。また、本開示は、種々の実施例において、参照番号（符号）および／または文字を繰り返し用いている。この反復は、簡素化と明確化の目的のためであって、種々の実施の形態および／または議論された構成との間の関係を規定するものではない。
図１は、少なくとも１つのメモリアレイを含む例示的な集積回路を示す概略図である。図１では、集積回路１００は、少なくとも１つのメモリアレイ、例えばメモリアレイ１０１および論理回路１０５などを含み得る。論理回路１０５は、メモリアレイ１０１に接続され得る。メモリアレイ１０１の全てのメモリセルの全ての活性トランジスタおよび論理回路１０５の全ての活性トランジスタは、同じ縦方向（長手方向）に沿って配置されたゲート電極を有し得る。実施の形態において、メモリアレイ１０１の全ての活性トランジスタのワードラインおよび論理回路１０５の全ての活性トランジスタのワードラインは、同じ縦方向（長手方向）に沿って配置される。
メモリアレイ１０１は、複数のワードラインWLsおよび複数のビットラインBLsおよびビットラインバーBLBsを含み得る。いくつかの実施の形態において、メモリアレイ１０１は、スタティックランダムアクセスメモリ（SRAM）アレイ、埋め込みSRAMアレイ、ダイナミックランダムアクセスメモリ（DRAM）アレイ、埋め込みDRAMアレイ、不揮発性メモリアレイ、例えば、FLASH、EPROM、E2PROME、フィールドプログラマブルゲートアレイ（field-programmable gate array）、論理回路アレイ、および／または他のメモリアレイであり得る。
６T SRAMメモリセルを用いる実施の形態において、メモリアレイ１０１は、複数のメモリセル、例えばメモリアレイ１０１に繰り返し配置されたメモリセル１０１aを含み得る。メモリセル１０１aは、ビットラインBL、ビットラインバーBLB、およびワードラインWLに接続され得る。注意するのは、１つのメモリセル１０１aのみが示されているが、他のメモリセル（図示されていない）がそのメモリアレイの対応するワードラインWLsおよびビットラインBLsに接続されてもよい。メモリアレイ１０１の一部は、ワード幅に配置され得る、８、１６、３２、６４、１２８、またはより多くの行（column）を有してもよい。実施の形態において、ワードラインは、ビットラインに実質的に直交して配置され得る。他の実施の形態において、ワードラインおよびビットラインの別の配置が提供され得る。注意するのは、メモリセル１０１aの記述は、例示的なものであるに過ぎないことである。他の実施の形態において、メモリセル１０１aは、８T SRAMメモリセル、１T SRAMメモリセル、または８T SRAMメモリセル、またはどのタイプのメモリセルでもよい。
図１を再度参照下さい。メモリセル１０１aは、活性トランジスタ１１０、１１５、１２０、１２５、１３０、および１３５を含み得る。活性トランジスタ１１０、１１５、１２０、１２５、１３０、および１３５は、メモリセルの動作、例えば読み込みまたは書き込み用に動作可能であり得る。１つの実施の形態において、活性トランジスタ１１０、１２０、および１１５、１２５は、２つのクロスラッチ（cross latch）インバータとして動作可能であり、データをメモリセル１０１aに保存するフリップフロップを形成し得る。活性トランジスタ１３０および１３５は、２つのパストランジスタ、またはアクセストランジスタ、またはパスゲートとして動作可能であり得る。いくつかの実施の形態において、活性トランジスタ１１０および１１５は、プルアップトランジスタであり、かつ活性トランジスタ１２０および１２５は、プルダウントランジスタである。プルアップトランジスタは、電圧レベルを電源電圧レベル、例えばVDDに引き上げるように構成され得る。プルダウントランジスタは、電圧レベルをもう１つの電源電圧レベル、例えばVSSに引き下げるように構成され得る。
実施の形態において、活性トランジスタ１１０のドレインは、活性トランジスタ１３０のソース、活性トランジスタ１２０のドレイン、および活性トランジスタ１１５のゲートと電気的に接続され得る。活性トランジスタ１１５のドレインは、活性トランジスタ１３５のソース、活性トランジスタ１２５のドレイン、および活性トランジスタ１１０のゲートと電気的に接続され得る。活性トランジスタ１１０のゲートは、活性トランジスタ１２０のゲートと接続され得る。活性トランジスタ１１５のゲートは、活性トランジスタ１２５のゲートと接続され得る。
活性トランジスタ１３０および１３５のドレインは、ビットラインBLおよびビットラインバーBLBとそれぞれ電気的に接続され得る。活性トランジスタ１３０および１３５のゲートは、ワードラインWLと電気的に接続され得る。ビットラインBL、ビットラインバーBLB、およびワードラインWLは、メモリアレイの他のメモリセルに延伸してもよい。注意するのは、活性トランジスタ１１０、１１５、１２０、１２５、１３０、および１３５の数、タイプ、および配置は、例示的なものであるに過ぎないことである。当業者は、活性トランジスタの数、タイプ、および配置を変えて、所望のメモリアレイを達成し得る。
図２Aは、活性領域、ゲート電極、および例示的なメモリセルの接触を概略的に示す上面図である。図２Aでは、メモリセル１０１aは、第１の縦方向（例えば図２Aの左右方向）に沿って配置されたゲート電極２１０a〜２１０dを有し得る。メモリセル１０１aは、第２の縦方向（例えば図２Aの上下方向）に沿って配置された活性領域２１５a〜２１５dを有し得る。第２の縦方向は、第１の縦方向と実質的に垂直である。上述のように、メモリアレイ１０１は、複数のメモリセルを含み得る。各メモリセルは、メモリセル１０１aの構造と同様の構造を有し、メモリアレイ１０１に配置され得る。上述より分かるように、メモリアレイ１０１の全てのメモリセルの全ての活性トランジスタのゲート電極は、同じ縦方法に配置され得る。
図２Bは、活性領域、ゲート電極、および例示的な論理回路の一部の接触を概略的に示す上面図である。論理回路１０５の一部は、複数の活性トランジスタ、例えば、活性トランジスタ２２０a〜２２０fを含み得る。活性トランジスタ２２０a〜２２０fは、メモリセルの動作、例えば読み込みまたは書き込み用に動作可能であり得る。活性トランジスタ２２０a〜２２０fは、複数のゲート電極、例えば、ゲート電極２２５a〜２２５c、および活性領域、例えば活性領域２３０a〜２３０bを有し得る。ゲート電極２２５a〜２２５cの縦方向（長手方向）は、メモリセル１０１aのゲート電極２１０a〜２１０dの縦方向（長手方向）と同じであり得る。ゲート電極２２５a〜２２５cの縦方向は、活性領域２３０a〜２３０bと実質的に垂直であり得る。実施の形態において、論理回路１０５は、制御論理、入力／出力（IO）インターフェース、アドレスレジスタ、入力バッファ、センスアンプ、出力バッファ、またはその任意の組み合わせを含み得る。
上述のように、メモリアレイ１０１の全てのメモリセルの全ての活性トランジスタの全てのゲート電極および論理回路１０５の全ての活性トランジスタのゲート電極は、同じ縦方向、例えば水平方向に沿って配置され得る。メモリアレイ１０１の全ての活性トランジスタの全ての活性領域および論理回路１０５の全ての活性トランジスタの全ての活性領域は、同じ縦方向、例えば垂直方向に沿って配置され得る。よって、メモリアレイ１０１および論理回路１０５の活性トランジスタソース／ドレイン（S／D）領域（図示されていない）は、ゲート電極の縦方向と実質的に平行な方向に沿った、２つのイオン注入プロセスだけで実施され得る。
実施の形態において、メモリアレイ１０１の全てのメモリセルの全ての活性トランジスタのゲート電極は、同じピッチを有し得る。例えば、ゲート電極２１０cと２１０dとのエッジ間のピッチは、ゲート電極２１０dのエッジと、ゲート電極２１０dに隣接し、かつその下方にあるもう１つのゲート電極（図示されていない）のエッジと、の間のピッチと同じであり得る。
実施の形態において、各活性トランジスタ１１０、１１５、１２０、１２５、１３０、１３５、および２２０a〜２２０fは、フィン電界効果トランジスタ（FinFET）であり得る。図３は、例示的なFinFETsの断面図である。図３では、FinFETs３００a〜３００cは、基板３０１上に配置され得る。基板３０１は、複数の活性領域３０５a〜３０５cを含み得る。実施の形態において、活性領域３０５a〜３０５cは、基板３０１の表面３０１a上の非平面活性領域（non-planar active area）であり得る。
実施の形態において、基板３０１は、元素半導体材料、化合物半導体材料、合金半導体材料、または他の好適な材料またはその組み合わせを含んでもよい。元素半導体材料は、結晶、多結晶、または非結晶構造のシリコンまたはゲルマニウムを含み得る。化合物半導体材料は、炭化ケイ素、ガリウムヒ素、リン化ガリウム、リン化インジウム、ヒ化インジウム、およびアンチモン化インジウムを含み得る。合金半導体材料は、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、およびGaInAsPを含み得る。１つの実施の形態において、合金半導体基板は、シリコンおよびゲルマニウムの組成が、ある位置のある比率から他の位置の他の比率へと変化する、SiGeの傾斜特性を有し得る。もう１つの実施の形態において、SiGe合金は、シリコン基板上に形成される。もう１つの実施の形態において、SiGe基板は、歪み構造である。また、半導体基板は、シリコンオンインシュレータ（SOI）、または薄膜トランジスタ（TFT）などの半導体オンインシュレータでもよい。いくつかの実施例において、半導体基板は、ドープされたエピタキシャル層（epitaxial layer）または埋め込み層を含んでもよい。別の実施例において、化合物半導体基板は、多層構造を有してもよく、また、基板は化合物半導体多層構造を含んでもよい。
図３を再度参照下さい。分離材料３１０は、基板３０１の表面３０１a上に配置され得る。分離材料３１０は、FinFETs３００a〜３００cの活性領域３０５a〜３０５cの周りに配置され得る。分離材料３１０は、２つの隣接した活性領域３０５a、３０５b、または３０５b、３０５cを電気的に分離し得る。分離材料３１０は、シャロートレンチアイソレーション（STI）構造、シリコン局所酸化（LOCOS）構造、他の分離構造、またはその任意の組み合わせを含み得る。
実施の形態において、ゲート誘電体（図示されていない）は、活性領域３０５a〜３０５c上に形成され得る。ゲート誘電体は、単一層または多層構造を含み得る。多層構造を有する実施の形態において、ゲート誘電体は、界面誘電体層および高誘電率（high-k）誘電体層を含み得る。界面誘電体層（interfacial dielectric layer）は、任意の好適なプロセスおよび任意の好適な厚さに形成され得る。例えば、界面誘電体層は、例えば酸化物、窒化物、酸窒化物、他のゲート誘電体材料、および／またはその組み合わせなどの材料を含み得る。界面誘電体層は、熱プロセス、CVDプロセス、ALDプロセス、エピタキシャルプロセス（epitaxial process）、および／またはその組み合わせによって形成され得る。
高誘電率誘電体層（high-k dielectric layer）は、界面層上に形成され得る。高誘電率誘電体層は、例えば、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、他の好適な高誘電率誘電体材料、および／またはその組み合わせなどの高誘電率誘電体材料を含み得る。高誘電率材料は、金属酸化物、金属窒化物、金属ケイ酸塩、遷移金属酸化物、遷移金属窒化物、遷移金属ケイ酸塩、金属酸窒化物、金属アルミネート、ケイ酸ジルコニウム、アルミン酸ジルコニウム（zirconium aluminate）、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化ジルコニウム、酸化チタン、酸化アルミニウム、二酸化ハフニウムアルミナ（hafnium dioxide-alumina；HfO2-Al2O3）合金、他の好適な材料、および／またはその組み合わせから更に選択されてもよい。高誘電率誘電体層は、原子層堆積（ALD）、化学気相成長（CVD）、物理気相成長（PVD）、リモートプラズマCVD（RPCVD）、プラズマCVD（PECVD）、有機金属CVD（MOCVD）、スパッタリング、蒸着、他の好適なプロセス、および／またはその組み合わせなどの任意の好適なプロセスによって形成されてもよい。
図３を再度参照下さい。ゲート電極３２０は、活性領域３０５a〜３０５c上に配置され得る。実施の形態において、ゲート電極３２０は、ポリシリコン、チタン（Ti）、スズ（TiN）、窒化タンタル（TaN）、タンタル（Ta）、炭化タンタル（TaC）、窒化タンタルシリコン（TaSiN）、タングステン（W）、窒化タングステン（WN）、窒化モリブデン（MoN）、MoON、酸化ルテニウム（RuO2）、および／または他の好適な材料を含む１つ以上の材料を含み得る。ゲート電極３２０は、物理気相成長（PVD）、CVD、ALD、蒸着、および／または他の好適なプロセスによって形成される層を含み得る。実施の形態において、ゲート電極３２０は、金属ゲートのN型金属仕事関数またはP型金属仕事関数を提供する仕事関数金属層を含み得る。P型仕事関数の材料は、ルテニウム、パラジウム、白金、コバルト、ニッケル、および導電性金属酸化物、および／または他の好適な材料などの成分を含む。N型金属材料は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、炭化アルミニウム）、アルミナイド、および／または他の好適な材料などの成分を含む。
実施の形態において、メモリアレイ１０１（図１に図示されている）は、少なくとも１つのダミーメモリセル（図示されていない）を含み得る。ダミーメモリセルは、メモリアレイ１０１の全ての活性トランジスタの少なくとも１つに隣接して配置され得る。実施の形態において、ダミーメモリセルは、メモリアレイ１０１の周辺領域および／または端に配置することができる。ダミーメモリセルは、メモリアレイ１０１の中心および端の処理負荷の差を良好に減少するように構成され得る。ダミーメモリセルは、メモリセル１０１aの任意の動作、例えば読み込みまたは書き込みを提供しない。実施の形態において、ダミーメモリセルのゲート電極のルート方向は、ゲート電極２１０a〜２１０dまたは活性領域２１４a〜２１５dの縦方向と平行であり得る。
図４は、もう１つの例示的な集積回路を示す概略図である。図４では、集積回路４００は、複数のメモリアレイ、例えばメモリアレイ４０１および４５１を含み、制御論理４０５と電気的に接続され得る。図１の要素と同様である図４の要素は、符号３００を加えた同じ参照番号によって示されている。実施の形態において、メモリアレイ４５１は、メモリアレイ４０１と同じまたは異なるメモリ容量を有してもよい。メモリセル４５１ａは、メモリセル４０１ａと同じまたは異なる構造を有してもよい。メモリセル４５１aは、活性トランジスタ４６０、４６５、４７０、４７５、４８０、および４８５を含み得る。活性トランジスタ４６０、４６５、４７０、４７５、４８０、および４８５は、活性トランジスタ１１０、１１５、１２０、１２５、１３０、および１３５とそれぞれ同様であり得る。
６T SRAMメモリセルを用いる実施の形態において、メモリアレイ４５１は、複数のワードラインWLsおよび複数のビットラインBLsおよびビットラインバーBLBsを含み得る。メモリアレイ４５１は、少なくとも１つのメモリセル４５１aを含み得る。メモリセル４５１aは、ビットラインBL、ビットラインバーBLB、およびワード線WLに接続され得る。注意するのは、１つのメモリセル４５１aのみが示されているが、他のメモリセル（図示されていない）がそのメモリアレイの複数のワードラインWLsおよびビットラインBLsに接続されてもよい。メモリアレイ４５１の一部は、ワード幅に配置され得る、８、１６、３２、６４、１２８、またはより多くの行（column）を有してもよい。実施の形態において、ワードラインは、ビットラインに実質的に直交して配置され得る。他の実施の形態において、ワードラインおよびビットラインの別の配置が提供され得る。
図５は、活性領域、ゲート電極、およびもう１つの例示的なメモリセルの接触を概略的に示す上面図である。図５では、メモリセル４５１aは、第１の縦方向に沿って配置されたゲート電極５１０a〜５１０dを有し得る。メモリセル４５１aは、第２の縦方向に沿って配置された活性領域５１５a〜５１５fを有し得る。第２の縦方向は、第１の縦方向と実質的に垂直である。上述のように、メモリアレイ４５１は、複数のメモリセルを含み得る。各メモリセルは、メモリセル４５１aの構造と同様の構造を有し、メモリアレイ４５１に配置され得る。上述より分かるように、メモリアレイ４５１の全てのメモリセルの全ての活性トランジスタのゲート電極は、同じ縦方法に沿って配置され得る。実施の形態において、メモリアレイ４０１の全ての活性トランジスタのゲート電極、論理回路４０５、およびメモリアレイ４５１は、同じ縦方向、例えば水平方向に沿って配置され得る。メモリアレイ４０１の全ての活性トランジスタの活性領域、論理回路４０５、およびメモリアレイ４５１は、同じ縦方向、例えば垂直方向に沿って配置され得る。
図６は、集積回路を形成する例示的な方法を示す流れ図である。図６では、集積回路の形成方法６００は、基板上に第１のメモリアレイの全ての活性トランジスタ用の複数の第１の活性領域、および基板上に論理回路の全ての活性トランジスタ用の複数の第２の活性領域を形成するステップ６１０を含み得る。例えば、ステップ６１０は、基板上に活性領域２１５a〜２１５dおよび２３０a〜２３０b（図２A〜２Bに図示されている）を形成し得る。実施の形態において、活性領域２１５a〜２１５dおよび２３０a〜２３０bは、基板の凹部によって規定され得る。他の実施の形態において、活性領域２１５a〜２１５dおよび２３０a〜２３０bは、エピタキシャルプロセス、CVDプロセス、活性領域２１５a〜２１５dおよび２３０a〜２３０bを形成可能な他の方法、および／またはその組み合わせによって形成され得る。
図６を参照下さい。ステップ６２０は、第１のメモリアレイの全ての活性トランジスタ用の複数の第１のゲート電極、および論理回路の全ての活性トランジスタ用の複数の第２のゲート電極を形成し得る。第１のゲート電極は、第１の活性領域に垂直であり、第２のゲート電極は、第２の活性領域に垂直であり、かつ第１のゲート電極に平行に配置する。例えば、ステップ６２０は、ゲート電極２１０a〜２１０dおよび２２５a〜２２５c（図２A〜２Bに図示されている）を活性領域２１５a〜２１５dおよび２３０a〜２３０b上に形成し得る。ゲート電極２１０a〜２１０dおよび２２５a〜２２５cは、物理気相成長（PVD）、CVD、ALD、蒸着、および／または他の好適なプロセスによって堆積層を形成することで形成され得る。堆積層は、ゲート電極２１０a〜２１０dおよび２２５a〜２２５cを形成するために、例えば、フォトリソグラフィープロセス、および／またはエッチプロセスによって規定されてもよい。
図６を参照下さい。ステップ６３０は、第１のメモリアレイの全ての活性トランジスタ、および論理回路の全ての活性トランジスタのソース／ドレイン（S／D）領域を形成し得る。例えば、メモリセル１０１aの活性トランジスタ１１０、１１５、１２０、１２５、１３０、および１３５、並びに論理回路１０５の活性トランジスタ２２０a〜２２０fのS／D領域（図示されていない）を形成し得る。
実施の形態において、ステップ６３０は、活性トランジスタ１１０、１１５、１２０、１２５、１３０、１３５、および２２０a〜２２０fのソース／ドレイン領域にイオンを注入する、２つのイオン注入のプロセスだけを含んでもよい。イオン注入のプロセスの方向は、符号２１５a〜２１５dおよび２３０a〜２３０bの活性領域の縦方向（長手方向）に実質的に垂直であり得る。２つのイオン注入のプロセスのそれぞれは、符号２１５a〜２１５dおよび２３０a〜２３０bの活性領域の各縦側（長手側）に実施され得る。２つのイオン注入のプロセスだけで、イオン注入が実施されるため、集積回路の製造コストは良好に減少され得る。
実施の形態において、S／D領域は、n型S／D領域またはp型S／D領域でもよい。n型S／D領域は、ヒ素（As）、リン（P）、他のＶ族元素、またはその組み合わせのドーパントを有し得る。p型S／D領域は、ホウ素（B）または他のIII族元素のドーパントを有し得る。実施の形態において、熱処理および／または急速熱処理（RTP）がイオン注入プロセス後に実施される。
実施の形態において、集積回路の形成方法６００は、メモリアレイ１０１の少なくとも１つの活性トランジスタに隣接した少なくとも１つのダミーメモリセルを形成するステップを含み得る。少なくとも１つのダミーメモリセルは、活性領域２１５ａ〜２１５ｄまたはゲート電極２１０ａ〜２１０ｄ（図２Aに図示されている）と平行なゲート電極を有する。例えば、ダミーメモリセルのゲート電極は、ゲート電極２１０a〜２１０dを形成する同じプロセスによって形成され得る。
実施の形態において、集積回路の形成方法６００は、論理回路４０５に接続されたもう１つのメモリアレイ、例えばメモリアレイ４５１を形成するステップを含み得る。集積回路の形成方法６００は、メモリアレイ４５１の活性トランジスタ４６０、４６５、４７０、４７５、４８０、および４８５用の複数の活性領域５１５a〜５１５fを形成するステップを含み得る。集積回路の形成方法６００は、メモリアレイ４５１の全ての活性トランジスタ用の複数のゲート電極５１０a〜５１０dを形成するステップを更に含み得る。ゲート電極５１０a〜５１０dは、活性領域２１５a〜２１５dと垂直であり、かつゲート電極２１０a〜２１０dと平行である。活性トランジスタ４６０、４６５、４７０、４７５、４８０、および４８５のゲート電極５１０a〜５１０dは、ゲート電極２１０a〜２１０dを形成する同じプロセスによって形成され得る。活性トランジスタ４６０、４６５、４７０、４７５、４８０、および４８５の活性領域５１５a〜５１５fは、活性領域２１５a〜２１５dを形成する同じプロセスによって形成され得る。
図７は、基材板上に配置された例示的な集積回路を含むシステムを示す概略図である。図７では、システム７００は、基材板７０１上に配置された集積回路７０２を含み得る。基材板７０１は、プリント回路板（PCB）、プリント基板、および／または集積回路を積載可能な他の部材を含み得る。集積回路７０２は、図１に関連した上述の集積回路１００と同様であり得る。集積回路７０２は、基材板７０１と電気的に接続され得る。実施の形態では、集積回路７０２は、バンプ７０５を介して基材板７０１と電気的に接続され得る。他の実施の形態では、集積回路７０２は、ワイヤボンディングを介して基材板７０１と電気的に接続され得る。システム７００は、例えばコンピュータ、無線通信デバイス、コンピュータ周辺機器、エンターテインメント機器などの電子システムの一部であり得る。
実施の形態において、集積回路７０２を含むシステム７００は、単一のIC、いわゆるシステムオンチップ（SOC）または集積回路システム（system on integrated circuit ; SOIC）で全システムを提供され得る。これらのSOCデバイスは、単一の集積回路に、例えば、携帯電話、PDA、デジタルVCR、デジタルカムコーダー、デジタルカメラ、MP3プレーヤーなどを実行するために必要な全ての回路を提供し得る。
以上、当業者が本開示の態様をより理解できるように幾つかの実施の形態の特徴を概説した。当業者は、本開示を、ここで採用された実施の形態と、同じ目的を実行しおよび／または同じ利点を達成するために他のプロセスおよび構造を設計又は改変するための基礎として、容易に使用できることが分かる。本開示の精神及び範囲を逸脱しない限りにおいては、当業者であればそのような等価な構成を達成することが可能であり、当業者は、本開示の精神および範囲を逸脱せずに、ここで種々の変更、代替、および改変をするだろう。
１００ 集積回路
１０１ メモリアレイ
１０１a メモリセル
１０５ 論理回路
１１０、１１５、１２０、１２５、１３０、１３５ 活性トランジスタ
２１０a〜２１０d ゲート電極
２１５a〜２１５d 活性領域
２２０a〜２２０f 活性トランジスタ
２２５a、２２５b、２２５c ゲート電極
２３０a、２３０b 活性領域
３００a、３００b、３００c フィン電界効果トランジスタ
３０１ 基板
３０１a 基板の表面
３０５a〜３０５c 活性領域
３１０ 分離材料
３２０ ゲート電極
４００ 集積回路
４０１、４５１ メモリアレイ
４０１a、４５１a メモリセル
４０５ 制御論理
４６０、４６５、４７０、４７５、４８０、４８５ 活性トランジスタ
５１０a〜５１０d ゲート電極
５１５a〜５１５f 活性領域
７００ システム
７０１ 基材板
７０２ 集積回路
７０５ バンプ
１０１ メモリアレイ
１０１a メモリセル
１０５ 論理回路
１１０、１１５、１２０、１２５、１３０、１３５ 活性トランジスタ
２１０a〜２１０d ゲート電極
２１５a〜２１５d 活性領域
２２０a〜２２０f 活性トランジスタ
２２５a、２２５b、２２５c ゲート電極
２３０a、２３０b 活性領域
３００a、３００b、３００c フィン電界効果トランジスタ
３０１ 基板
３０１a 基板の表面
３０５a〜３０５c 活性領域
３１０ 分離材料
３２０ ゲート電極
４００ 集積回路
４０１、４５１ メモリアレイ
４０１a、４５１a メモリセル
４０５ 制御論理
４６０、４６５、４７０、４７５、４８０、４８５ 活性トランジスタ
５１０a〜５１０d ゲート電極
５１５a〜５１５f 活性領域
７００ システム
７０１ 基材板
７０２ 集積回路
７０５ バンプ
Claims (13)
- 集積回路であって、
第１のメモリアレイ、および、
前記第１のメモリアレイに接続された論理回路を含み、前記第１のメモリアレイの全てのメモリセルの全ての活性トランジスタおよび前記論理回路の全ての活性トランジスタは、フィン電界効果トランジスタ（FinFET）であり、第１の縦方向に沿って配置されたゲート電極を有する集積回路。 - 前記第１のメモリアレイの全てのメモリセルの全ての活性トランジスタおよび前記論理回路の全ての活性トランジスタは、第２の縦方向に沿って配置された活性領域を有し、前記第２の縦方向は、前記第１の縦方向に実質的に垂直である請求項１に記載の集積回路。
- 前記第１のメモリアレイは、メモリアレイの全ての活性トランジスタの少なくとも１つに隣接して設置された少なくとも１つのダミーメモリセルを更に含み、前記少なくとも１つのダミーメモリセルは、前記第１の縦方向または前記第２の縦方向に沿って配置されたゲート電極を有する請求項２に記載の集積回路。
- 前記第１のメモリアレイは、スタティックランダムアクセスメモリ（SRAM）アレイである請求項１に記載の集積回路。
- 前記第１のメモリアレイの全てのメモリセルの全ての活性トランジスタのゲート電極は、同じピッチを有する請求項１に記載の集積回路。
- 前記論理回路と接続された第２のメモリアレイを更に含み、前記第２のメモリアレイの全てのメモリセルの全ての活性トランジスタは、フィン電界効果トランジスタ（FinFET）であり、前記第１の縦方向に沿って配置されたゲート電極を有する請求項１に記載の集積回路。
- 集積回路であって、
全てのメモリセルの全ての活性トランジスタの全てのゲート電極が、第１の縦方向に沿って配置され、全ての活性トランジスタ用の全ての非平面活性領域が、第２の縦方向に沿って配置され、かつ前記第１の縦方向は、前記第２の縦方向に実質的に垂直である第１のメモリアレイ、および、
前記第１のメモリアレイに接続され、全ての活性トランジスタの全てのゲート電極が、前記第１の縦方向に沿って配置され、全ての活性トランジスタ用の全ての非平面活性領域が、前記第２の縦方向に沿って配置された論理回路を含む集積回路。 - 前記第１のメモリアレイは、少なくとも１つのダミーメモリセルを更に含み、前記少なくとも１つのダミーメモリセルは、前記第１の縦方向または前記第２の縦方向に沿って配置されたゲート電極を有する請求項７に記載の集積回路。
- 前記論理回路に接続された第２のメモリアレイを更に含み、前記第２のメモリアレイの全てのメモリセルの全ての活性トランジスタの全てのゲート電極は、前記第１の縦方向に沿って配置され、前記第２のメモリアレイの全ての活性トランジスタ用の全ての非平面活性領域は、前記第２の縦方向に沿って配置される請求項７に記載の集積回路。
- 集積回路の形成方法であって、
基板上に、第１のメモリアレイの全ての活性トランジスタ用の複数の第１の活性領域、および基板上に論理回路の全ての活性トランジスタ用の複数の第２の活性領域を形成するステップ、および、
前記第１のメモリアレイの全ての活性トランジスタ用の複数の第１のゲート電極、および前記論理回路の全ての活性トランジスタ用の複数の第２のゲート電極を形成するステップを更に含み、前記第１のゲート電極は、前記第１の活性領域に垂直であり、前記第２のゲート電極は、前記第２の活性領域に垂直であり、かつ前記第１のゲート電極に平行であるように配置する集積回路の形成方法。 - 前記メモリアレイおよび前記論理回路の全ての活性トランジスタのソース／ドレイン（S／D）領域にイオンを注入する、２つのイオン注入のプロセスだけを実施するステップを更に含む請求項１０に記載の集積回路の形成方法。
- 前記第１のメモリアレイの少なくとも１つの活性トランジスタに隣接した少なくとも１つのダミーメモリセルを形成するステップを更に含み、前記少なくとも１つのダミーメモリセルは、前記第１の活性領域または前記第１のゲート電極と平行な方向に沿って配置されたゲート電極を有する請求項１０に記載の集積回路の形成方法。
- 基板上に、第２のメモリアレイの全ての活性トランジスタ用の複数の第３の活性領域を形成するステップ、および、
前記第２のメモリアレイの全ての活性トランジスタ用の複数の第３のゲート電極を形成するステップを更に含み、前記第３のゲート電極は、前記第２の活性領域に垂直な方向に沿い、かつ前記第１のゲート電極に平行な方向に沿って配置される請求項１０に記載の集積回路の形成方法。
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