JP2006261662A - シリコンオンナッシング金属酸化物半導体電界效果トランジスタ及びその製造方法 - Google Patents

シリコンオンナッシング金属酸化物半導体電界效果トランジスタ及びその製造方法 Download PDF

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Abstract

【課題】本発明はシリコン基板内部にブリスター（ｂｌｉｓｔｅｒ）を形成することで、バルク（ｂｕｌｋ）構造及びＳＯＩ構造の短所を同時に改善することができるＳＯＮ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｎｏｔｈｉｎｇ） ＭＯＳＦＥＴ及びその製造方法を提供する。
【解決手段】シリコン基板の上部両側に形成された素子分離絶縁膜、素子分離絶縁膜の間のシリコン基板表面に順に形成されたゲート絶縁膜とゲート電極、ゲート絶縁膜と素子分離絶縁膜の間のシリコン基板上部に形成されたソース領域とドレイン領域、ゲート絶縁膜下部のシリコン基板内部に形成されたブリスター、ブリスターとソース領域及びドレイン領域によって取り囲まれるシリコン基板内部のシリコンチャンネルを含み、ブリスターは水素またはヘリウムイオンで形成される。
【選択図】図２

Description

本発明はシリコンオンナッシング（ＳＯＮ）金属酸化物半導体電界效果トランジスタ（ＭＯＳＦＥＴ）及びその製造方法に関し、より詳しくはシリコン基板内部にブリスターを形成することで、バルク構造及びシリコンオンインシュレータ（ＳＯＩ）構造の短所を同時に改善することができるＳＯＮ ＭＯＳＦＥＴ及びその製造方法に関する。
半導体素子の価格を低めて性能を高めるために、半導体素子は継続的に小型化されつつムーア（Ｍｏｏｒｅ）の法則に従って集積化されてきた。半導体素子の継続的な高集積化とともに素子特性を悪化させる多くの問題点が発生している。
例えば、高集積化によって、電界效果トランジスタのチャンネル長さが１００ｎｍ以下に縮まるだけでなく、ゲートと同様にドレインによってもチャンネルの電位が制御される。（電界効果トランジスタのチャンネル長さは高集積化により１００ｎｍ以下になる。その結果、チャンネルの電位はゲートと同様にドレインによっても制御される。）それによってトランジスタがオフにされた状態でもソースとドレインの間で漏洩電流が大きく流れるショートチャンネル効果などの問題点が発生している。
このような問題点を緩和させるためにチャンネルの上にある一つのゲートでチャンネルの電位を制御する２次元構造代わりに３次元構造の二重ゲートまたは多重ゲートを持つトランジスタが提案された。３次元構造のトランジスタは、チャンネルの上下および両面にゲートを位置させてゲート電圧によるチャンネルの電位制御能力を最大にするために適用される。ゲート電圧によるチャンネル電位制御能力を高めると、漏洩電流が減少する。このようにショートチャンネル効果を減少させて、より小型化された電界效果トランジスタを製作することができる。しかし、その方法は、製作工程がとても複雑で、要素（素子）や工程の変数の調節が難しいという問題があった。
３次元構造と共に、シリコン基板の上に絶縁膜を形成してその絶縁膜上に単結晶シリコンを成長させた構造として、ＳＯＩ構造を利用したＭＯＳＦＥＴも提案された。ＳＯＩ ＭＯＳＦＥＴは、半導体素子の性能を改善するために、基板絶縁膜として、比誘電率３．９の酸化膜（ＳｉＯ２）（すなわち、埋め込み型酸化物）を用いる。
図１は従来技術によるＳＯＩ ＭＯＳＦＥＴを示す断面図である。
図１を参照すれば、従来技術によるＳＯＩ ＭＯＳＦＥＴはシリコン基板１０、基板絶縁膜３０、ソース領域２０及びドレイン領域２１、シリコンチャンネル１１、ゲート絶縁膜４０、ゲート電極５０を備える。。
図１のように、従来のＳＯＩ構造のＭＯＳＦＥＴでは、基板絶縁膜３０を使う。そのため、バルク構造のＭＯＳＦＥＴに比べてパンチスルー防止効果が高く（パンチスルー効果が低く）、半導体素子がオフの状態でシリコンチャンネル１１の下部で漏れる漏洩電流の総量が少なく、ソース／ドレインとシリコンチャンネル１１の接合領域の間の接合容量が小さくなる。その結果、ショートチャンネル効果を大きく減らすことができる。この以外にもバルク構造のＭＯＳＦＥＴに比べて半導体素子の間の絶縁工程が簡単であるので、集積度を高めることができる。
ショートチャンネル効果を減らすために提案されたＳＯＩ構造のＭＯＳＦＥＴは既存のバルク構造より卓越なショートチャンネル効果減少を見せたが、シリコンチャンネル１１が形成される接合領域の電位が浮遊状態になることに起因して半導体素子での漏洩電流やしきい値電圧が変動して漏洩電流やしきい値電圧の制御がとても難しくなる基板浮遊效果（ｆｌｏａｔｉｎｇ ｂｏｄｙ ｅｆｆｅｃｔ）、自体発熱效果（ｓｅｌｆ−ｈｅａｔｉｎｇ ｅｆｆｅｃｔ）などの問題が発生した。ＳＯＩ構造ＭＯＳＦＥＴは、バルク構造の大きい長所だった基板バイアスの調節でしきい値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を制御することができる特性を持つことができなかった。
このようなＳＯＩ構造の問題点を緩和するための代案で、ＳＯＩに引き続きＳＯＮ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｎｏｔｈｉｎｇ）構造のＭＯＳＦＥＴが提案された。ＳＯＮ ＭＯＳＦＥＴは、非誘電率が最低となるとき、絶縁膜の比誘電率が最低比誘電率である１になって、半導体素子の性能が最もよくなることに着眼して、チャンネルを形成するシリコン層下部に空気層を形成して半導体素子の性能を改善した。
ＳＯＩやＳＯＮ構造と共に、従来の半導体素子の性能及び電力效率改善のためにストレインドシリコン（ｓｔｒａｉｎｅｄ−Ｓｉ）技術が導入されている。ストレインドシリコン技術は半導体素子を形成するためのシリコンの原子を互いに強制的に引き離す設計技術である。原子が他の原子から離れると等しい電力水準で電子がさらに早く移動することができるようになって半導体素子の性能が向上する。
ＳＯＮ ＭＯＳＦＥＴに関する文献として非特許文献１がある。
Ｍａｌｇｏｒｚａｔａ Ｊｕｒｃｚａｋ ｅｔ． al．，"Ｓｉｌｉｃｏｎ−Ｏｎ−Ｎｏｔｈｉｎｇ （ＳＯＮ）− ａｎ ｉｎｎｏｖａｔｉｖｅ Ｐｒｏｃｅｓｓ ｆｏｒ Ａｄｖａｎｃｅｄ ＣＭＯＳ"， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．４７，Ｎｏ．１１，ｐｐ．２１７９−２１８７、（２０００）
ところが、このような従来のＳＯＮ ＭＯＳＦＥＴはチャンネルの下部が空気層で完全に分離した構造ではなくて、後続工程によって“Ｎｏｔｈｉｎｇ”領域が絶縁膜でまた満たされ、工程も複雑だという問題点があった。
本発明では前記のような多様な問題点を解決するために、従来のＳＯＩ構造のＭＯＳＦＥＴとバルク構造のＭＯＳＦＥＴの双方の長所を持ちながら工程も簡単なＳＯＮ ＭＯＳＦＥＴを提案する。
したがって、本発明の目的は、シリコン基板内部にブリスターが形成され、バルク構造のようにシリコン基板に電圧を印加してしきい値電圧を調節するようにして、ＳＯＩ構造の最大の問題点である基板浮遊效果と自体発熱效果を抑制することができるＳＯＮ ＭＯＳＦＥＴを提供することにある。
本発明の他の目的は、シリコンチャンネルの下部領域にＳＯＩ構造で使われる絶縁膜より絶縁特性がずっと優れた空気層であるブリスターを具現することで、ＳＯＩ構造の長所を最大化できるＳＯＮ ＭＯＳＦＥＴを提供することにある。
本発明の他の目的は、シリコンチャンネルの下部領域に形成されたブリスターによってゲート電圧がチャンネルの電位をより效果的に制御するようにして、バルクパンチスルー電流の通路を遮断してショートチャンネル効果を画期的に改善することができるＳＯＮ ＭＯＳＦＥＴを提供することにある。
本発明の他の目的は、シリコンチャンネルの下部領域に形成されたブリスターが従来のストレインドシリコンを使って製造された電界效果トランジスタのようにシリコンチャンネルに張力ストレスを加えることで、シリコンチャンネルによって移動する電子と正孔の移動度を進めて超高速動作ができるようにするＳＯＮ ＭＯＳＦＥＴを提供することにある。
本発明の他の目的は、新しい構造を通じて製造工程が単純化されて再現性などの素子特性が向上して素子スケーリングの限界を乗り越えて超高速／超高集積化ができるようにするＳＯＮ ＭＯＳＦＥＴを提供することにある。
本発明の他の目的は、ソース／ドレインの下部領域に形成されるブリスターが接合漏洩電流と接合容量を減少させて低電力を具現して、接合破壊電圧を増加させて信頼性特性を改善して、パンチスルー漏洩電流を阻むストッパ（ｓｔｏｐｐｅｒ）としての役目をして素子の小型化ができるようにするＳＯＮ ＭＯＳＦＥＴを提供することにある。
本発明が成そうとする他の技術的課題は前記のＳＯＮ ＭＯＳＦＥＴの製造方法を提供することにある。
前記の目的を果たすための本発明の実施形態によるＳＯＮ ＭＯＳトランジスタはシリコン基板の上部両側に形成された素子分離絶縁膜と、前記素子分離絶縁膜の間のシリコン基板表面に順次に形成されたゲート絶縁膜とゲート電極と、前記ゲート絶縁膜と前記素子分離絶縁膜の間のシリコン基板上部に形成されたソース領域とドレイン領域と、前記ゲート絶縁膜下部のシリコン基板内部に形成されたブリスターと、前記ブリスターと前記ソース領域及びドレイン領域によって取り囲まれるシリコン基板内部のシリコンチャンネルとを含み、前記ブリスターは水素またはヘリウムイオンで形成されたことを特徴とする。
本発明の実施形態によるＳＯＮ ＭＯＳトランジスタは前記ソース領域やドレイン領域下部のシリコン基板内部に形成されたブリスターを追加で含んでいてもよい。
本発明の他の実施形態によるＳＯＮ ＭＯＳトランジスタはシリコン基板の上部両側に形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域を覆うように形成されたスクリーン酸化膜と、前記スクリーン酸化膜の間のシリコン基板内部に形成されたブリスターと、前記ブリスターの上部に位置して、両側が前記ソース領域及びドレイン領域と接して形成されたシリコンチャンネルと、前記シリコンチャンネルの上部に順に形成されたゲート絶縁膜とゲート電極とを含み、前記ブリスターは水素またはヘリウムイオンで形成されたことを特徴とする。
本発明の実施形態及び他の実施形態によるＳＯＮ ＭＯＳトランジスタで、前記ブリスターは比誘電率が１であることが望ましい。
本発明の実施形態によるＳＯＮ ＭＯＳの製造方法は（ａ）シリコン基板の上部両側に素子分離絶縁膜を形成する段階と、（ｂ）前記素子分離絶縁膜の間のシリコン基板表面に順にゲート絶縁膜とゲート電極を形成する段階と、（ｃ）前記ゲート絶縁膜と前記素子分離絶縁膜の間のシリコン基板上部にソース領域とドレイン領域を形成する段階と、（ｄ）前記ゲート絶縁膜下部のシリコン基板内部にブリスターを形成して、前記ブリスターと前記ソース領域及びドレイン領域によって取り囲まれるシリコン基板内部のシリコンチャンネルを形成する段階を含み、前記ブリスターは水素またはヘリウムイオンで形成されることを特徴とする。
本発明の実施形態によるＳＯＮ ＭＯＳトランジスタの製造方法において、前記（ｄ）段階で、前記ブリスターが、前記ゲート絶縁膜の下部に位置するシリコン基板内部に水素またはヘリウムイオンを注入した後、アニーリングして形成されてもよい。
本発明の実施形態によるＳＯＮ ＭＯＳトランジスタの製造方法において、前記（ｄ）段階で、前記ソース領域やドレイン領域下部に追加的にブリスターを形成してもよい。
本発明の実施形態によるＳＯＮ ＭＯＳトランジスタの製造方法において、前記(c)段階で、前記ソース領域及びドレイン領域を形成した後、前記素子分離絶縁膜と、前記ゲート電極、前記ソース領域及びドレイン領域を覆うようにシリコン窒化膜を形成して、前記（ｄ）段階でシリコン基板内部に形成される前記ブリスターから気体が外部に拡散することを阻む阻止層となるようにして、前記(d)段階で、前記ブリスター及び前記シリコンチャンネルを形成した後、前記形成されたシリコン窒化膜をとり除いてもよい。。
本発明の他の実施形態によるＳＯＮ ＭＯＳトランジスタの製造方法は（ａ）シリコン基板の上部両側にソース領域とドレイン領域を形成する段階と、（ｂ）前記ソース領域及びドレイン領域を覆うようにスクリーン酸化膜を形成する段階と、（ｃ）前記スクリーン酸化膜の間のシリコン基板内部にブリスターを形成して、前記ブリスターの上部に両側が前記ソース領域及びドレイン領域と接するシリコンチャンネルを形成する段階と、（ｄ）前記シリコンチャンネルの上部にゲート絶縁膜とゲート電極を順に形成する段階とを含み、前記ブリスターは水素またはヘリウムイオンで形成されることを特徴とする。
本発明の他の実施形態によるＳＯＮ ＭＯＳトランジスタの製造方法において、前記（ｃ）段階で、前記ブリスターが、前記スクリーン酸化膜の間のシリコン基板内部に水素またはヘリウムイオンを注入した後アニーリングして形成されてもよい。
本発明の他の実施形態によるＳＯＮ ＭＯＳトランジスタの製造方法において、前記（ｃ）段階で、前記ブリスターを形成する水素またはヘリウムイオンは前記スクリーン酸化膜と、前記スクリーン酸化膜の間のシリコン基板上部に形成された模造ゲートの間に生成された段差によって、水素またはヘリウムイオンを注入する深さが調節され、前記スクリーン酸化膜の間のシリコン基板内部にだけ選択的に水素またはヘリウムイオンが注入されるようにしてもよい。
本発明の他の実施形態によるＳＯＮ ＭＯＳトランジスタの製造方法において、前記（ａ）段階で、前記ソース領域とドレイン領域の間のシリコン基板表面に順に犠牲絶縁膜と模造ゲートを形成して、前記模造ゲートをマスクにして前記ソース領域とドレイン領域を形成して、前記（ｃ）段階で、前記ブリスター及び前記シリコンチャンネルを形成した後、前記模造ゲートと前記犠牲絶縁膜を順に蝕刻してもよい。
本発明の実施形態及び他の実施形態によるＳＯＮ ＭＯＳトランジスタの製造方法において、前記素子分離絶縁膜やスクリーン酸化膜を酸化工程（ｏｘｉｄａｔｉｏｎ）または化学気相成長工程（ＣＶＤ）で形成してもよい。
本発明の実施形態及び他の実施形態によるＳＯＮ ＭＯＳトランジスタの製造方法において、注入エネルギーを調節して前記水素またはヘリウムイオンが前記シリコン基板内部に注入される位置や深さを決めてもよい。
本発明の実施形態及び他の実施形態によるＳＯＮ ＭＯＳトランジスタの製造方法において、前記シリコン基板内部に注入された水素またはヘリウムイオンが前記ブリスターを形成するようにアニーリングする温度は４００℃以上８００℃以下なのが望ましい。
本発明の実施形態及び他の実施形態によるＳＯＮ ＭＯＳＦＥＴは第一に、シリコン基板内部にブリスターを形成する。従って、バルク構造のようにシリコン基板に電圧を印加してしきい値電圧を調節することができる。さらに、、ＳＯＩ構造の最大の問題点である基板浮遊效果と自体発熱效果を抑制することができる。
第二に、シリコンチャンネルの下部領域にＳＯＩ構造で使われる絶縁膜より絶縁特性がずっと優れた空気層であるブリスターを具現することで、ＳＯＩ構造の長所を最大化できる。
第三に、シリコンチャンネルの下部領域に形成されたブリスターによってゲート電圧がチャンネルの電位をより效果的に制御するようにして、バルクパンチスルー電流の通路を遮断してショートチャンネル効果を大幅に改善することができる。
第四に、シリコンチャンネルの下部領域に形成されたブリスターが従来のストレインドシリコンを使って製造された電界效果トランジスタのようにシリコンチャンネルに張力ストレスを加えることで、シリコンチャンネルに沿って移動する電子と正孔の移動度を進めて超高速動作ができるようになる。
第五に、新しい構造を通じて製造工程が単純化されて再現性などの素子特性が向上して素子スケーリングの限界を越えて超高速／超高集積化ができるようになる。
第六に、ソース／ドレインの下部領域に形成されるブリスターが接合漏洩電流と接合容量を減少させて低電力を具現して、接合破壊電圧を増加させて信頼性特性を改善して、パンチスルー漏洩電流を阻むストッパとしての役目をして素子の小型化ができるようになる。
本発明の実施形態及び他の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造方法は前記のＳＯＮ ＭＯＳＦＥＴを製造することができる效果がある。
以下、図２を参照して本発明の実施形態のＳＯＮ ＭＯＳＦＥＴについて説明する。図２は本発明の実施形態によるＳＯＮ ＭＯＳＦＥＴを示す断面図である。
図２を参照すれば、本発明の実施形態によるＳＯＮ ＭＯＳＦＥＴはシリコン基板１００、素子分離絶縁膜１１０、ゲート絶縁膜１２０、ゲート電極１３０、ソース領域１４０及びドレイン領域１４１、ブリスター１５０，１５１、シリコンチャンネル１０１を含む。
シリコン基板１００の上部両側には素子分離絶縁膜１１０が形成されて、両側の素子分離絶縁膜１１０の間に位置するようになるシリコン基板１００表面にはゲート絶縁膜１２０とゲート電極１３０が順に積層される。素子分離絶縁膜１１０はそれぞれの単位素子(例えば、ＭＯＳトランジスタなど)を電気的に分離するためにＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）工程やトレンチ（Ｔｒｅｎｃｈ）工程を利用して酸化物をシリコン基板１００深く形成される。
また、ゲート絶縁膜１２０と素子分離絶縁膜１１０の間に位置するシリコン基板１００上部にはソース領域１４０とドレイン領域１４１が形成されて、ゲート絶縁膜１２０下部に位置するようになるシリコン基板１００の内部領域にはブリスター１５０が形成されて、ブリスター１５０とソース領域１４０及びドレイン領域１４１によって取り囲まれるシリコン基板１００の内部領域がシリコンチャンネル１０１として定義される。ソース領域１４０やドレイン領域１４１の下部に位置するようになるシリコン基板１００の内部領域にはそれぞれのブリスター１５１が追加に形成されることができる。ここで、ブリスター１５０，１５１は水素またはヘリウムイオンで形成されて、比誘電率が１になることが望ましい。
図３乃至図７を参照して、本発明の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造方法について説明する。
図３は本発明の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造方法を示す工程流れ図である。
まず、シリコン基板１００の上部両側に素子分離絶縁膜１１０を形成して（ステップＳ１００）、素子分離絶縁膜１１０の間のシリコン基板１００表面にゲート絶縁膜１２０とゲート電極１３０を順に積層して形成する（ステップＳ１１０）。素子分離絶縁膜１１０は酸化工程または化学気相成長（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程で形成することができる。
次に、ゲート絶縁膜１２０と両側の素子分離絶縁膜１１０の間に位置するようになるシリコン基板１００上部にソース領域１４０とドレイン領域１５０をそれぞれ形成する（ステップＳ１２０）。ソース領域１４０とドレイン領域１４１はイオン注入（Ｉ２Ｐ；ｉｏｎ ｉｍｐｌａｎｔ）工程後、瞬時熱アニール（ＲＴＡ；Ｒａｐｉｄ ＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）工程でイオンを拡散して形成することができる。
次に、ゲート絶縁膜１２０下部に位置するシリコン基板１００の内部領域にブリスター１５０が形成され、ブリスター１５０が形成されることによってブリスター１５０とソース領域１４０及びドレイン領域１４１によって取り囲まれるシリコン基板１００の内部領域がシリコンチャンネル１０１として定義される（ステップＳ１３０）。ここで、ソース領域１４０やドレイン領域１４１の下部に位置するようになるシリコン基板１００の内部領域にはそれぞれのブリスター１５１が追加に形成されることができる。
各ブリスター１５０，１５１は水素またはヘリウムイオンで形成して比誘電率が １になるようにすることが望ましい。
図４乃至図７は本発明の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造工程段階別それぞれの断面図であり、図３の各段階に対する断面図を示している。
図４はステップＳ１００乃至ステップＳ１２０を通じてシリコン基板１００上に素子分離絶縁膜１１０、ゲート絶縁膜１２０とゲート電極１３０、ソース領域１４０とドレイン領域１４１が形成された状態の断面図である。具体的に、シリコン基板１００上部に素子分離絶縁膜１１０を形成して、ゲート絶縁膜１２０とゲート電極１３０を作った後イオン注入工程及び瞬時熱アニール（ＲＴＡ）工程を通じてソース領域１４０及びドレイン領域１４１を形成する。
図５乃至図７はシリコン基板１００の内部にブリスター１５０を形成するためのステップＳ１３０での断面図変化を示すことで、ステップＳ１３０を細分化して示している。
ブリスター１５０はゲート絶縁膜１２０の下部に位置するシリコン基板１００の内部領域に水素（Ｈ）またはヘリウム（Ｈｅ）イオン１４３を入れ込んだ後、アニーリングして形成するのが望ましく、ブリスター１５０を形成する過程でシリコン窒化膜（ＳｉＮ）１４２を活用することができる。
これをより詳細に述べると次のようである。
先ず、図５に示すように、素子分離絶縁膜１１０、ゲート電極１３０、ソース領域１４０及びドレイン領域１４１を覆うようにシリコン基板１００の全面にシリコン窒化膜１４２を蒸着して形成する。シリコン窒化膜１４２は後続の工程で水素またはヘリウムイオン１４３を注入した後、水素またはヘリウムがシリコン基板１００に形成されたブリスター１５０，１５１から外部に拡散してしまうことを阻む阻止層の役目をする。
次に、図６に示すように、ゲート絶縁膜１２０の下部に位置するシリコン基板１００の内部領域に水素またはヘリウムイオン１４３を注入する。水素またはヘリウムイオン１４３はシリコン窒化膜１４２の上部の面から垂直方向に注入することが望ましく、注入エネルギーを調節して、シリコン基板１００内部に注入される水素またはヘリウムイオン１４３の位置や深さを決めることができる。
次に、図７のように、瞬時熱アニール工程のようなアニーリング工程を行って、シリコン基板１００の内部に注入された水素またはヘリウムイオン１４３がブリスター１５０を形成するようにする。ブリスター１５０の比誘電率は１になることが望ましく、シリコン基板１００の内部に注入された水素またはヘリウムイオン１４３がブリスター１５０を形成するようにアニーリングする温度は４００℃以上８００℃以下であることが望ましい。
ブリスター１５０が形成されることによってブリスター１５０、ソース領域１４０及びドレイン領域１４１によって取り囲まれるシリコン基板１００の内部領域はシリコンチャンネル１０１として定義される。そして、湿式蝕刻などの後続工程を通じてシリコン窒化膜１４２をとり除く。
このような構造で、ブリスター１５０はシリコンチャンネル１０１に張力ストレス（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）を加えるようになって、張力ストレスが加えられることによってストレインド（Ｓｔｒａｉｎｅｄ）シリコンを利用する場合のように電子と正孔の移動度が向上して素子がオンにされた状態でのドレイン電流が増加するようになる。すなわち、ストレインドシリコンを使って製造されたＭＯＳＦＥＴでストレインドシリコンがチャンネルに張力ストレスを加えることで電子と正孔の移動度が増加する場合と同様に、本発明のブリスター１５０がシリコンチャンネル１０１に張力ストレスを加えて電子と正孔の移動度を増加させる。
一方、本実施形態において、図６に示すようにソース領域１４０またはドレイン領域１４１の上部でも水素またはヘリウムイオン１４３を注入してアニーリングすることで、ソース領域１４０やドレイン領域１４１の下部に位置するシリコン基板１００の内部領域に図７示すように追加的にブリスター１５１を形成することができる。
図６に示すように、素子のフィールド部分には素子分離絶縁膜１１０が厚い層を形成していて、イオン注入工程の時水素イオンまたはヘリウムイオンはゲート電極１３０や、ソース領域１４０及びドレイン領域１４１下部のシリコン基板１００内部にだけ集まる（存在する）ようになる。シリコン基板１００内部に注入される水素またはヘリウムイオン１４３の深さは、ゲート電極１３０とソース領域１４０との間、及びゲート電極１３０とドレイン領域１４１との間の段差によって変化する。
ソース領域１４０及びドレイン領域１４１の下部に存在するブリスター１５１は接合漏洩電流（ｊｕｎｃｔｉｏｎ ｌｅａｋａｇｅ）と接合容量（ｊｕｎｃｔｉｏｎ ｃａｐａｃｉｔａｎｃｅ）を減少させて、低電力素子を具現することができるようにする。同時に、接合破壊電圧を増加させて信頼性特性を改善して、パンチスルー漏洩電流を阻むストッパとしての役目をして素子の小型化ができるようにする。また、別の注入工程によって形成されるパンチスルーストッパを使う必要がないので、生産費用を節減することができる。
図８は本発明の他の実施形態によるＳＯＮ ＭＯＳＦＥＴを示す断面図である。
図８を参照すれば、本発明の他の実施形態によるＳＯＮ ＭＯＳＦＥＴはシリコン基板２００、ソース領域２４０、ドレイン領域２４１、スクリーン酸化膜２１０、ブリスター２５０、シリコンチャンネル２０１、ゲート絶縁膜２２０、ゲート電極２３０を含む。
本発明の他の実施形態は上述の実施形態の場合とは、ブリスター２５０をシリコンチャンネル２０１の下部にだけ形成させた点で異なる。
シリコン基板２００の上部両側にはソース領域２４０とドレイン領域２４１が形成されて、その上部にはソース領域２４０とドレイン領域２４１をそれぞれを覆うようにスクリーン酸化膜２１０が両側にお互いに離れて形成されて、スクリーン酸化膜２１０の間に位置することになるシリコン基板２００の内部領域にはブリスター２５０が形成される。
スクリーン酸化膜２１０は後続の工程でソース領域２４０とドレイン領域２４１のそれぞれの上側に形成されて、ソース領域２４０及びドレイン領域２４１下部のシリコン基板２００に水素またはヘリウムイオン２０４が注入されてしまうことを阻む役目をする。
シリコンチャンネル２０１はブリスター２５０の上部に位置するように形成されて両側がソース領域２４０とドレイン領域２４１にそれぞれ接するようになって、このようなシリコンチャンネル２０１の上部にはゲート絶縁膜２２０とゲート電極２３０が順に形成される。ここで、ブリスター２５０は水素またはヘリウムイオン２０４に形成されて、比誘電率が１になることが望ましい。
図９乃至図１６を参照して、本発明の他の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造方法について説明する。
図９は本発明の他の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造方法を示す工程流れ図である。
先ず、シリコン基板２００の上部両側にソース領域２４０とドレイン領域２４１を形成して（ステップＳ２００）、ソース領域２４０とドレイン領域２４１を覆うようにそれぞれの上部にスクリーン酸化膜２１０を形成する（ステップＳ２１０）。スクリーン酸化膜２１０は酸化工程または化学気相成長工程で形成することができ、ソース領域２４０とドレイン領域２４１はイオン注入工程後、瞬時熱アニール工程でイオンを拡散して形成することができる。
次に、スクリーン酸化膜２１０の間に位置するようになるシリコン基板２００の内部領域にブリスター２５０を形成して、ブリスター２５０が形成されることによってブリスター２５０の上部に位置するシリコン基板２００の内部領域がシリコンチャンネル２０１として定義される（ステップＳ２２０）。ここで、ブリスター２５０は水素またはヘリウムイオン２０４で形成することができ、シリコンチャンネル２０１の両側はソース領域２４０とドレイン領域２４１にそれぞれ接するようになる。
次に、シリコンチャンネル２０１の上部にゲート絶縁膜２２０とゲート電極２３０を順に積層して形成する（ステップＳ２３０）。
図１０乃至図１６は本発明の他の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造工程段階別それぞれの断面図であり、図９の各段階に対する断面図を示している。
ブリスター２５０はスクリーン酸化膜２１０の間のシリコン基板２００の内部領域に水素またはヘリウムイオン２０４を注入した後、アニーリングして形成することができる。ブリスター２５０を形成する過程で図１０乃至図１３に示す模造ゲート２０３を活用することができる。
図１０はシリコン基板１００の上部にソース領域２４０とドレイン領域２４１を形成するためのステップＳ２００での断面図である。
ステップＳ２００で、図１０に示すように、ソース領域２４０とドレイン領域２４１の間のシリコン基板２００表面に順に犠牲絶縁膜２０２と模造ゲート２０３を形成して、これをマスクにしてソース領域２４０とドレイン領域２４１を形成する。
図１１はスクリーン酸化膜２１０を形成するためのステップＳ２１０での断面図である。
ステップＳ２１０で、図１１に示すように、犠牲絶縁膜２０２と模造ゲート２０３の両側でスクリーン酸化膜２１０を積層して形成する。具体的に、スクリーン酸化膜２１０は図１０の工程を通じて形成された構造の上にスクリーン酸化膜２１０を蒸着した後、蒸着されたスクリーン酸化膜２１０を化学的機械的研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を通じて模造ゲート２０３高さまで平坦化させる方式で形成する。スクリーン酸化膜２１０は後続の工程であるイオン注入工程を通じて水素またはヘリウムイオン２０４がシリコン基板２００内に注入されるとき、シリコン基板２００の他の部分に水素またはヘリウムイオン２０４が注入されることを阻むことで水素またはヘリウムイオン２０４の注入位置をシリコンチャンネル２０１の下部に位置するシリコン基板２００内部に限定する阻止層の役目をする。
図１２乃至図１４はシリコン基板２００の内部にブリスター２５０を形成するためのステップＳ２２０での断面図変化を示し、ステップＳ２２０を細分化して示している。
先ず、図１２に示すように、模造ゲート２０３の上部で水素またはヘリウムイオン２０４を注入して、スクリーン酸化膜２１０の間のシリコン基板２００内部に注入する。ここで、スクリーン酸化膜２１０と模造ゲート２０３の間に段差を生成させて、生成された段差によって水素またはヘリウムイオン２０４を注入する深さを調節することで、水素またはヘリウムイオン２０４がスクリーン酸化膜２１０の間のシリコン基板２００内部にだけ選択的に注入するようにできる。スクリーン酸化膜２１０と模造ゲート２０３の間に段差を生成させるために反応性イオンエッチング（ＲＩＥ；Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）や湿式蝕刻などを通じて模造ゲート２０３を選択的に下方に蝕刻する。
次に、アニーリング工程を遂行することで、図１３に示すように、シリコン基板２００の内部に注入された水素またはヘリウムイオン２０４がブリスター２５０を形成するようにする。ブリスター２５０が形成されることによってブリスター２５０の上部に位置したシリコン基板２００の内部領域がシリコンチャンネル２０１として定義されて、形成されたシリコンチャンネル２０１の両側はソース領域２４０及びドレイン領域２４１にそれぞれ接するようになる。ここで、アニーリング工程を通じてブリスター２５０を形成しながら空気層である水素またはヘリウムイオン２０４の体積が増えて、その影響でシリコンチャンネル２０１、犠牲絶縁膜２０２と模造ゲート２０３は上にふくらんでいる形態で曲がるようになる。
次に、図１４に示すように、反応性イオンエッチング（ＲＩＥ）や湿式蝕刻などを通じて模造ゲート２０３を蝕刻してとり除いて、引き継いで犠牲絶縁膜２０２を順に蝕刻してとり除く。前の工程でイオン注入工程とアニーリング工程を経ながら模造ゲート２０３と犠牲絶縁膜２０２の膜質（ｆｉｌｍ ｑｕａｌｉｔｙ）に損傷が加えられる（模造ゲート２０３と犠牲絶縁膜２０２の膜質はイオン損傷によって劣化する）。そのため、、模造ゲート２０３と犠牲絶縁膜２０２は取り除かれ、後続工程でゲート絶縁膜２２０とゲート電極２３０を再度形成する。
図１５及び図１６はステップＳ２３０を細分化して示している。
模造ゲート２０３と犠牲絶縁膜２０２をとり除いてからは、図１５に示すように、ゲート絶縁膜２２０とゲート物質２３１を順に積層して形成する。そして、図１６に示すように、蒸着されたゲート物質２３１をパターニングしてゲート電極２３０を形成する。
本発明の実施形態及び他の実施形態によれば、シリコン基板１００，２００の内部にブリスター１５０，１５１，２５０を形成することでＳＯＩ構造とバルク（ｂｕｌｋ）構造の長所を同時に持つようになる。
通常、図１のようにシリコン基板１０上に比誘電率が３．９の酸化膜（ＳｉＯ２）を基板絶縁膜３０で形成したＳＯＩ構造はバルク構造に比べてパンチスルーに強くて、ソース及びドレインとシリコンチャンネル１１の接合領域の間に接合容量も小さく、素子がオフ状態になったときの漏洩電流も小さい。また、バルク構造より相対的に胴体厚さが薄い薄膜胴体（ｔｈｉｎ ｂｏｄｙ）構造なので、ゲート電圧のチャンネル電位制御力が向上してショートチャンネル効果も大きく減らすことができる。
本発明では比誘電率が３．９の酸化膜（ＳｉＯ２）代りに比誘電率が１のブリスター１５０，１５１，２５０を水素またはヘリウムイオン注入によってシリコン基板１００，２００内部に形成する。従って、前記のＳＯＩ構造の性能を最大にすることができ、それに応じて素子特性を向上することができる。
さらに、ＳＯＮ構造のＭＯＳＦＥＴは基板絶縁膜３０によってシリコンチャンネル１１がシリコン基板１０と完全に分離したＳＯＩ構造とは異なりシリコンチャンネル１０１，２０１がシリコン基板１００，２００と繋がれているので、ＳＯＩ構造が持つ問題点として指摘される基板浮遊效果、自体発熱效果などを減らすことができ、バルク構造の最も大きい長所の中の一つの基板バイアスによるしきい値電圧制御が可能になって、静電気放電（ＥＳＤ；Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）回路の設計も可能になる。
また、小型化による問題点を緩和してｓｕｂ−１０ｎｍ以下の素子小型化を具現することができ、テラビット（ｔｅｒａｂｉｔ）以上の超高集積メモリチップや６０ＧＨｚ以上の超高速論理回路チップなど超高速／超高集積半導体素子を具現することができる。
前述した本発明の技術的構成は本発明が属する技術分野の当業者によって本発明のその技術的思想や必須的特徴を変更しなくても他の具体的な形態で実施されることができるということが理解される。
以上で記述した実施形態はすべての面で例示的なことで限定的なのではないこととして理解されなければならないし、本発明の範囲は前記詳細な説明よりは特許請求範囲によって現わされて、特許請求範囲の意味及び範囲、そしてその等価概念から導出されるすべての変更または変形された形態が本発明の範囲に含まれることに解釈されなければならない。
従来技術によるＳＯＩ ＭＯＳＦＥＴを示す断面図。 本発明の実施形態によるＳＯＮ ＭＯＳＦＥＴを示す断面図。 本発明の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造方法を示す工程流れ図。 本発明の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造工程段階別の断面図。 本発明の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造工程段階別の断面図。 本発明の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造工程段階別の断面図。 本発明の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造工程段階別の断面図。 本発明の他の実施形態によるＳＯＮ ＭＯＳＦＥＴを示す断面図。 本発明の他の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造方法を示す工程流れ図。 本発明の他の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造工程段階別の断面図。 本発明の他の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造工程段階別の断面図。 本発明の他の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造工程段階別の断面図。 本発明の他の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造工程段階別の断面図。 本発明の他の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造工程段階別の断面図。 本発明の他の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造工程段階別の断面図。 本発明の他の実施形態によるＳＯＮ ＭＯＳＦＥＴの製造工程段階別の断面図。
符号の説明
１０，１００，２００ シリコン基板
１１，１０１，２０１ シリコンチャンネル
２０，１４０，２４０ ソース領域
２１，１４１，２４１ ドレイン領域
３０ 基板絶縁膜
４０，１２０，２２０ ゲート絶縁膜
５０，１３０，２３０ ゲート電極
１１０ 素子分離絶縁膜
２１０ スクリーン酸化膜
１５０，１５１，２５０ ブリスター
１４３，２０４ 水素またはヘリウムイオン

Claims (15)

  1. シリコン基板の上部両側に形成された素子分離絶縁膜と、
    前記素子分離絶縁膜の間のシリコン基板表面に順に形成されたゲート絶縁膜とゲート電極と、
    前記ゲート絶縁膜と前記素子分離絶縁膜の間のシリコン基板上部に形成されたソース領域とドレイン領域と、
    前記ゲート絶縁膜下部のシリコン基板内部に形成されたブリスターと、
    前記ブリスターと前記ソース領域及びドレイン領域によって取り囲まれるシリコン基板内部のシリコンチャンネルとを含み、
    前記ブリスターは水素またはヘリウムイオンで形成された
    ことを特徴とするシリコンオンナッシング金属酸化物半導体電界效果トランジスタ。
  2. 前記ソース領域やドレイン領域下部のシリコン基板内部に形成されたブリスターを追加で含む請求項１に記載のシリコンオンナッシング金属酸化物半導体電界效果トランジスタ。
  3. シリコン基板の上部両側に形成されたソース領域とドレイン領域と、
    前記ソース領域及びドレイン領域を覆うように形成されたスクリーン酸化膜と、
    前記スクリーン酸化膜の間のシリコン基板内部に形成されたブリスターと、
    前記ブリスターの上部に位置して、両側が前記ソース領域及びドレイン領域と接して形成されたシリコンチャンネルと、
    前記シリコンチャンネルの上部に順に形成されたゲート絶縁膜とゲート電極とを含み、
    前記ブリスターは水素またはヘリウムイオンで形成されたことを特徴とするシリコンオンナッシング金属酸化物半導体電界效果トランジスタ。
  4. 前記ブリスターは比誘電率が１である請求項１または３記載のシリコンオンナッシング金属酸化物半導体電界效果トランジスタ。
  5. （ａ）シリコン基板の上部両側に素子分離絶縁膜を形成する段階と、
    （ｂ）前記素子分離絶縁膜の間のシリコン基板表面に順にゲート絶縁膜とゲート電極を形成する段階と、
    （ｃ）前記ゲート絶縁膜と前記素子分離絶縁膜の間のシリコン基板上部にソース領域とドレイン領域を形成する段階と、
    （ｄ）前記ゲート絶縁膜下部のシリコン基板内部にブリスターを形成して、前記ブリスターと前記ソース領域及びドレイン領域によって取り囲まれるシリコン基板内部のシリコンチャンネルを形成する段階を含み、
    前記ブリスターは水素またはヘリウムイオンで形成される
    ことを特徴とするシリコンオンナッシング金属酸化物半導体電界效果トランジスタの製造方法。
  6. 前記（ｄ）段階で、
    前記ブリスターが、前記ゲート絶縁膜の下部に位置するシリコン基板内部に水素またはヘリウムイオンを注入した後アニーリングして形成される
    請求項５記載のシリコンオンナッシング金属酸化物半導体電界效果トランジスタの製造方法。
  7. 前記（ｄ）段階で、
    前記ソース領域やドレイン領域下部に追加的にブリスターを形成する請求項５記載のシリコンオンナッシング金属酸化物半導体電界效果トランジスタの製造方法。
  8. 前記（ｃ）段階で、
    前記ソース領域及びドレイン領域を形成した後、前記素子分離絶縁膜と、前記ゲート電極、前記ソース領域及びドレイン領域を覆うようにシリコン窒化膜を形成して、前記（ｄ）段階でシリコン基板内部に形成される前記ブリスターから気体が外部に拡散することを阻む阻止層となるようにして、
    前記(d)段階で、
    前記ブリスター及び前記シリコンチャンネルを形成した後、前記形成されたシリコン窒化膜をとり除く請求項５記載のシリコンオンナッシング金属酸化物半導体電界效果トランジスタの製造方法。
  9. （ａ）シリコン基板の上部両側にソース領域とドレイン領域を形成する段階と、
    （ｂ）前記ソース領域及びドレイン領域を覆うようにスクリーン酸化膜を形成する段階と、
    （ｃ）前記スクリーン酸化膜の間のシリコン基板内部にブリスターを形成して、前記ブリスターの上部に両側が前記ソース領域及びドレイン領域と接するシリコンチャンネルを形成する段階と、
    （ｄ）前記シリコンチャンネルの上部にゲート絶縁膜とゲート電極を順に形成する段階とを含み、
    前記ブリスターは水素またはヘリウムイオンで形成されることを特徴とするシリコンオンナッシング金属酸化物半導体電界效果トランジスタの製造方法。
  10. 前記（ｃ）段階で、
    前記ブリスターが、前記スクリーン酸化膜の間のシリコン基板内部に水素またはヘリウムイオンを注入した後アニーリングして形成される請求項９記載のシリコンオンナッシング金属酸化物半導体電界效果トランジスタの製造方法。
  11. 前記（ｃ）段階で、
    前記ブリスターを形成する水素またはヘリウムイオンは前記スクリーン酸化膜と、前記スクリーン酸化膜の間のシリコン基板上部に形成された模造ゲートの間に生成された段差によって、水素またはヘリウムイオンを注入する深さが調節され、前記スクリーン酸化膜の間のシリコン基板内部にだけ選択的に水素またはヘリウムイオンが注入される請求項１０記載のシリコンオンナッシング金属酸化物半導体電界效果トランジスタの製造方法。
  12. 前記（ａ）段階で、
    前記ソース領域とドレイン領域の間のシリコン基板表面に順に犠牲絶縁膜と模造ゲートを形成して、前記模造ゲートをマスクにして前記ソース領域とドレイン領域を形成して、
    前記（ｃ）段階で、
    前記ブリスター及び前記シリコンチャンネルを形成した後、前記模造ゲートと前記犠牲絶縁膜を順に蝕刻する請求項９記載のシリコンオンナッシング金属酸化物半導体電界效果トランジスタの製造方法。
  13. 前記素子分離絶縁膜やスクリーン酸化膜を酸化工程または化学気相成長工程で形成する請求項５または９記載のシリコンオンナッシング金属酸化物半導体電界效果トランジスタの製造方法。
  14. 注入エネルギーを調節して前記水素またはヘリウムイオンが前記シリコン基板内部に注入される位置や深さを決める請求項６または１０記載のシリコンオンナッシング金属酸化物半導体電界效果トランジスタの製造方法。
  15. 前記シリコン基板内部に注入された水素またはヘリウムイオンが前記ブリスターを形成するようにアニーリングする温度は４００℃以上８００℃以下である請求項６または１０記載のシリコンオンナッシング金属酸化物半導体電界效果トランジスタの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8610211B2 (en) 2010-07-23 2013-12-17 International Business Machines Corporation Semiconductor-on-insulator (SOI) structure with selectively placed sub-insulator layer void(s) and method of forming the SOI structure

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007027232A (ja) * 2005-07-13 2007-02-01 Seiko Epson Corp 半導体装置及びその製造方法
US20070128810A1 (en) * 2005-12-07 2007-06-07 Ching-Hung Kao Ultra high voltage MOS transistor device and method of making the same
US8138523B2 (en) 2009-10-08 2012-03-20 International Business Machines Corporation Semiconductor device having silicon on stressed liner (SOL)
CN101986435B (zh) * 2010-06-25 2012-12-19 中国科学院上海微系统与信息技术研究所 防止浮体及自加热效应的mos器件结构的制造方法
CN102856375B (zh) * 2011-06-27 2015-05-20 中国科学院微电子研究所 一种半导体结构及其制造方法
US8779554B2 (en) 2012-03-30 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. MOSFETs with channels on nothing and methods for forming the same
CN103531471B (zh) * 2012-07-03 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种mosfet及其制备方法
US9136328B2 (en) 2012-10-09 2015-09-15 Infineon Technologies Dresden Gmbh Silicon on nothing devices and methods of formation thereof
CN105261587A (zh) * 2014-07-16 2016-01-20 中国科学院微电子研究所 半导体器件及其制造方法
US10516050B2 (en) 2016-07-29 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming stressor, semiconductor device having stressor, and method for forming the same
DE102016119799B4 (de) * 2016-10-18 2020-08-06 Infineon Technologies Ag Integrierte schaltung, die einen vergrabenen hohlraum enthält, und herstellungsverfahren

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012858A (ja) * 1998-04-24 2000-01-14 Toshiba Corp 半導体装置およびその製造方法
JP2003332540A (ja) * 2002-05-08 2003-11-21 Nec Corp 半導体基板の製造方法、半導体装置の製造方法、および半導体基板、半導体装置
JP2004349702A (ja) * 2003-05-20 2004-12-09 Sharp Corp シリコン・オン・ナッシング製造プロセス

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100304713B1 (ko) * 1999-10-12 2001-11-02 윤종용 부분적인 ｓｏｉ 구조를 갖는 반도체소자 및 그 제조방법
JP4405201B2 (ja) 2003-07-29 2010-01-27 独立行政法人科学技術振興機構 二次元パターニング方法ならびにそれを用いた電子デバイスの作製方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012858A (ja) * 1998-04-24 2000-01-14 Toshiba Corp 半導体装置およびその製造方法
JP2003332540A (ja) * 2002-05-08 2003-11-21 Nec Corp 半導体基板の製造方法、半導体装置の製造方法、および半導体基板、半導体装置
JP2004349702A (ja) * 2003-05-20 2004-12-09 Sharp Corp シリコン・オン・ナッシング製造プロセス

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8610211B2 (en) 2010-07-23 2013-12-17 International Business Machines Corporation Semiconductor-on-insulator (SOI) structure with selectively placed sub-insulator layer void(s) and method of forming the SOI structure
US9059203B2 (en) 2010-07-23 2015-06-16 International Business Machines Corporation Semiconductor-on-insulator (SOI) structure with selectivity placed sub-insulator layer void(s) and method of forming the SOI structure

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