JP2004349702A - シリコン・オン・ナッシング製造プロセス - Google Patents

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Abstract

【課題】 シリコン基板上にシリコン・オン・ナッシングデバイスを製造する方法が提供すること。
【解決手段】 シリコン・オン・ナッシングデバイスは、絶縁された浮遊シリコンアクティブ領域上に製造され、シリコン基板からエアギャップによって完全に絶縁される。絶縁された浮遊シリコンアクティブ領域は、周りを囲む絶縁トレンチと共に、シリコンゲルマニウム層上に製造される。その後、エアギャップを形成するようにシリコンゲルマニウム層を選択的にエッチングする前に、シリコンアクティブ領域をシリコン基板に固定するために、複数のアンカーが製造される。絶縁トレンチ充填および平坦化は、絶縁された浮遊シリコンアクティブ領域の形成を完了させる。絶縁された浮遊シリコンアクティブ領域上のシリコン・オン・ナッシングデバイスは、隆起したソースおよびドレイン領域を有するか、または有さない、ポリシリコンゲートまたは金属ゲートであり得る。
【選択図】 図２Ａ

Description

本発明は、半導体デバイスおよびシリコン・オン・インシュレーター（ＳＯＩ）デバイスの製造、特に、シリコン・オン・ナッシングデバイスを製造する方法に関する。
シリコン・オン・インシュレーター（ＳＯＩ）基板上に製造されたＭＯＳＦＥＴは、バルクシリコンウェハ基板上に形成される場合と比較して、高速、低消費電力、および高密度であるなどの大きな利点を有する。ＳＯＩ基板は、バルクシリコンウェハと、その上の絶縁材料の下層と、その上の単結晶シリコンの表面薄層とからなる。表面シリコン薄層は、代表的には、数十ナノメートルから数ミクロンの厚さであり、トランジスタのシリコンチャネルである。絶縁層は、通常、二酸化シリコンから製造されており、埋め込み酸化物と呼ばれ、通常、数百ナノメートルの厚さである。
ＳＯＩウェハは、動作するシリコン容量を低減させること、およびトランジスタを絶縁することによって、トランジスタ性能を高める。表面シリコン薄層は、トランジスタをオンおよびオフに切り替えるために帯電する必要があるシリコンの容量を制限し、そのことにより、トランジスタの寄生容量を低減させ、スイッチング速度を高める。絶縁層は、トランジスタを近傍から絶縁し、漏れ電流を低減させ、トランジスタがより低い供給電圧で動作することを可能にするので、トランジスタがより小さくなり、より高い密度でパックされることが可能になる。
５０ｎｍ以下におけるＣＭＯＳ技術において、ショートチャネル効果を防ぐために、シリコンチャネルおよび埋め込み酸化物の厚さは、それぞれ、５０ｎｍおよび１００ｎｍよりもずっと薄くなる必要がある。シリコン膜の厚さが５ｎｍで、埋め込み酸化物の厚さが２０ｎｍの超ＳＯＩは、ＣＭＯＳの縮小の下限が２０ｎｍチャネル長で、ショートチャネル効果を抑制する能力を有し得る。しかし、シリコンおよび埋め込み酸化物膜の厚さについてのこれらの要件は、現行のＳＯＩウェハの製造能力を超えている。さらに、デバイス性能は、埋め込み酸化物を用いて達成され得ない低い誘電率を有する絶縁体によって高められることができる。絶縁層の最も低い誘電率は１である。これは、シリコン層の下にエアギャップがあることを意味し、改善されたデバイスは、シリコン・オン・ナッシング（ＳＯＮ）デバイスと呼ばれる。理論的に提案されたデバイスについてのＳＯＮデバイスシミュレーションは、３．９の誘電率を有する埋め込み酸化物を有するＳＯＩデバイスと比較して向上した性能を示す（非特許文献１を参照）。
ソースおよびドレイン領域が基板に接続された、様々なＳＯＮデバイスの製造プロセスが提案されてきた。これらのデバイスの製造は向上した性能を示すが、このようなデバイスの構造は、より高い寄生ソースおよびドレイン容量、それに伴う、起こり得る基板のパンチスルー現象の懸念につながり得る。例えば、非特許文献１、２および３を参照されたい。
図１Ａは、従来技術によるＳＯＮデバイスを示す。ＳＯＮデバイスは、ゲート電極８と、ゲート誘電体７と、ソース４と、デバイスチャネル６を介するドレイン５とを、ソースおよびドレインの延長部４ａおよび５ａと共に、シリコン基板１上に含む。このＳＯＮデバイスは、トレンチ絶縁体３によって絶縁され、エアギャップ２上で浮遊する。しかし、エアギャップ２は、デバイスチャネル６と、ソースおよびドレイン延長部４ａおよび５ａに限られる。ソース４およびドレイン５は、依然としてシリコン基板１に接続されている。図１Ｂは、従来技術によるＳＯＮデバイスの平面図を示す。
Ｒ．Ｋｏｈ、「Ｂｕｒｉｅｄ ｌａｙｅｒ ｅｎｇｉｎｅｅｒｉｎｇ ｔｏ ｒｅｄｕｃｅ ｔｈｅ ｄｒａｉｎ−ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ ｏｆ ｓｕｂ−０．０５μｍ ＳＯＩ−ＭＯＳＦＥＴ」、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、Ｖｏｌ．３８（１９９９）、ｐｐ．２２９４−２２９９、Ｐａｒｔ １、Ｎｏ．４Ｂ、１９９９年４月 Ｍ．Ｊｕｒｃｚａｋら、「Ｓｉｌｉｃｏｎ−ｏｎ−ｎｏｔｈｉｎｇ （ＳＯＮ）−ａｎ ｉｎｎｏｖａｔｉｖｅ ｐｒｏｃｅｓｓ ｆｏｒ ａｄｖａｎｃｅｄ ＣＭＯＳ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ．４７、Ｎｏ．１１、２０００年１１月、ｐｐ．２１７９−２１８７ Ｓ．Ｍｏｎｆｒａｙら、「Ｆｉｒｓｔ ８０ｎｍ ＳＯＮ（ｓｉｌｉｃｏｎ−ｏｎ−ｎｏｔｈｉｎｇ） ＭＯＳＦＥＴｓ ｗｉｔｈ ｐｅｒｆｅｃｔ ｍｏｒｐｈｏｌｏｇｙ ａｎｄ ｈｉｇｈ ｅｌｅｃｔｒｉｃａｌ ｐｅｒｆｏｒｍａｎｃｅ」、ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．、２００１、ｐ．８００ Ｔ．Ｓａｔｏら、「ＳＯＮ（ｓｉｌｉｃｏｎ−ｏｎ−ｎｏｔｈｉｎｇ） ＭＯＳＦＥＴ ｕｓｉｎｇ ＥＳＳ、ｅｍｐｔｙ ｓｐａｃｅ ｉｎ ｓｉｌｉｃｏｎ） ｔｅｃｈｎｉｑｕｅ ｆｏｒ ＳｏＣ ａｐｐｌｉｃａｔｉｏｎ」、ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．、２００１、ｐ．８０９
ソースおよびドレイン領域が基板に接続された、様々なＳＯＮデバイスの製造プロセスが提案されてきた。これらのデバイスの製造は向上した性能を示すが、このようなデバイスの構造は、より高い寄生ソースおよびドレイン容量、それに伴う、起こり得る基板のパンチスルー現象の懸念につながり得る。
本発明による方法は、半導体基板上に、絶縁された浮遊アクティブ領域を製造する方法であって、ａ）半導体基板上にマルチ層構造を形成する工程であって、該マルチ層構造は、少なくとも犠牲層およびキャップ層を含む、工程と、ｂ）絶縁トレンチによって囲まれた該アクティブ領域を形成する工程であって、該絶縁トレンチは、該犠牲層のところ、または該犠牲層より下までの深さを有する、工程と、ｃ）該アクティブ領域を該半導体基板に固定する複数のアンカーを形成する工程と、ｄ）該犠牲層を選択的にエッチングする工程とを包含し、これにより上記目的を達成する。
本発明による方法は、シリコン基板上に、絶縁された浮遊シリコンアクティブ領域を製造する方法であって、ａ）該シリコン基板上にマルチ層構造を形成する工程であって、該マルチ層構造は、少なくともシリコンゲルマニウム層およびシリコン層を含む、工程と、ｂ）絶縁トレンチによって囲まれた該シリコンアクティブ領域を形成する工程であって、該絶縁トレンチは、該シリコンゲルマニウム層のところ、または該シリコンゲルマニウム層より下までの深さを有する、工程と、ｃ）該シリコンアクティブ領域を該シリコン基板に固定する複数のアンカーを形成する工程と、ｄ）該シリコンゲルマニウム層を選択的にエッチングする工程とを包含し、これにより上記目的を達成する。
前記シリコンゲルマニウム層は、エピタキシャル蒸着によって形成されてもよい。
前記シリコン層は、エピタキシャル蒸着によって形成されてもよい。
工程ｂ）の後に、工程ｂ１）をさらに包含する方法であって、工程ｂ１）は、前記シリコンゲルマニウム層の一部を選択的にエッチングする工程であってもよい。
工程ｄ）の後に、工程ｅ）をさらに包含する方法であって、工程ｅ）は、前記シリコンゲルマニウム層を選択的にエッチングする工程後に露出したシリコン表面を酸化する工程であって、該酸化は、該シリコンゲルマニウム層の選択的エッチングによって作成されたエアギャップを、部分的または完全に充填する工程であってもよい。
工程ｄ）の後に工程ｆ）をさらに包含する方法であって、工程ｆ）は、前記絶縁トレンチを充填し、平坦化する工程であってもよい。
本発明による方法は、シリコン基板上の絶縁された浮遊シリコンアクティブ領域の上にシリコン・オン・ナッシングデバイスを製造する方法であって、ａ）該シリコン基板上にマルチ層構造を形成する工程であって、該マルチ層構造は、少なくともエピタキシャルシリコンゲルマニウム層、エピタキシャルシリコン層、ゲート誘電体層、およびキャップ層を含む、工程と、ｂ）絶縁トレンチによって囲まれた該シリコンアクティブ領域を形成する工程であって、該絶縁トレンチは、該シリコンゲルマニウム層のところ、または該シリコンゲルマニウム層より下までの深さを有する、工程と、ｃ）該シリコンアクティブ領域を該シリコン基板に固定する複数のアンカーを形成する工程と、ｄ）該シリコンゲルマニウム層を選択的にエッチングする工程と、ｅ）該絶縁トレンチを充填し、平坦化する工程と、ｆ）該デバイスのゲート、ソース、およびドレイン領域を形成する工程とを包含し、これにより上記目的を達成する。
前記シリコンゲルマニウム層の厚さは３ｎｍ〜５０ｎｍの間であってもよい。
前記シリコンゲルマニウム層のゲルマニウム含有量は２０〜６０パーセントの間であってもよい。
前記シリコン層の厚さは３ｎｍ〜１００ｎｍの間であってもよい。
絶縁トレンチによって囲まれる前記シリコンアクティブ領域の形成は、フォトリソグラフィによって該シリコンアクティブ領域を囲む絶縁トレンチを規定する工程と、該フォトリソグラフィによって規定された構造によって保護されない領域をエッチングする工程とを含んでもよい。
前記トレンチ絶縁エッチングは、反応性イオンエッチングによって達成されてもよい。
前記絶縁トレンチは、前記シリコンゲルマニウム層よりも５ｎｍ〜５０ｎｍ下までの深さであってもよい。
前記アンカー形成は、アンカー層を堆積する工程と、フォトリソグラフィによってアンカー構造を規定する工程と、該フォトリソグラフィで規定された構造によって保護されていない領域をエッチングする工程とを含んでもよい。
前記シリコンゲルマニウム層エッチングは、ウェットエッチングプロセスによって達成されてもよい。
前記シリコンゲルマニウム層エッチングは、反応性イオンエッチングプロセスによって達成されてもよい。
工程ｂ）の後に工程ｂ１）をさらに包含する方法であって、工程ｂ１）は前記シリコンゲルマニウム層の一部を選択的にエッチングする工程であってもよい。
工程ｄ）の後に工程ｄ１）をさらに包含する方法であって、工程ｄ１）は前記シリコンゲルマニウム層の選択的エッチング後に露出したシリコン表面を酸化する工程であって、該酸化は、該シリコンゲルマニウム層の選択的エッチングによって作成されたエアギャップを、部分的または完全に充填する、工程であってもよい。
前記シリコン・オン・ナッシングデバイスの前記ソースおよびドレイン領域は、隆起したソースおよびドレイン領域であってもよい。
前記シリコン・オン・ナッシングデバイスはポリシリコンゲートを有してもよい。
前記シリコン・オン・ナッシングデバイスは、金属ゲートを有してもよい。
（発明の要旨）
本発明は、シリコン基板からエアギャップによって絶縁されたソース、ドレインおよびチャネル領域を有するシリコン・オン・ナッシング（ＳＯＮ）デバイスを製造する方法を提供する。ソース、ドレインおよびチャネル領域を含むＳＯＮ ＭＯＳＦＥＴデバイスは、絶縁された浮遊シリコンアクティブ領域の上に製造される。絶縁された浮遊シリコンアクティブ領域は、他のアクティブシリコン領域からシリコンアクティブ領域を囲むトレンチ絶縁によって完全に絶縁され、シリコン基板からエアギャップによって絶縁される。
本発明のある局面において、半導体基板上における、絶縁された浮遊アクティブ領域の製造プロセスが開示される。キャップ層および犠牲層を含むマルチ層が、半導体基板上に堆積される。その後、マルチ層の選択された領域をエッチングすることによって、マルチ層はアクティブ領域にパターニングされる。アクティブ領域を囲むエッチングされた領域は、アクティブ領域を絶縁する絶縁トレンチを規定する。エッチングされた絶縁トレンチは、犠牲層のところまたは犠牲層の下までの深さを有し、犠牲層より下であることが好ましい。その後、絶縁されたアクティブ領域を基板に接続する複数のアンカーは、犠牲層をエッチングで取り除く前にアクティブ領域を固定するために形成される。絶縁された浮遊アクティブ領域を形成するために、絶縁トレンチが充填され得、構造は平坦化され得る。
本発明の他の局面において、本発明は、シリコン基板上における、絶縁された浮遊シリコンアクティブ領域の製造プロセスを開示する。マルチ層は、ゲート誘電体およびキャップ層をさらに含むことが好ましい。シリコンアクティブ領域は、エピタキシャルシリコンゲルマニウムの犠牲層の上に堆積される、エピタキシャルシリコン、ゲート誘電体およびキャップ層のマルチ層であることが好ましい。絶縁された浮遊シリコンアクティブ領域の製造プロセスは、シリコンゲルマニウムおよびシリコン層のマルチ層から開始される。マルチ層は、ゲート誘電体およびキャップ層をさらに含むことが好ましい。その後、シリコンアクティブ領域を囲むマルチ層構造の選択された領域をエッチングすることによって、シリコンアクティブ領域が形成される。エッチングは、シリコンアクティブ領域の周りの絶縁トレンチを規定する。絶縁トレンチは、少なくとも、シリコンゲルマニウム層のところか、またはそれよりも下までの深さを有する。絶縁トレンチの深さは、シリコンゲルマニウム層よりも５ｎｍ〜５０ｎｍ下であることが好ましい。その後、複数のアンカーが、シリコンゲルマニウム層を選択的にエッチングする前に、シリコンアクティブ領域をシリコン基板に固定するために製造される。その後、絶縁トレンチは、充填され、平坦化され得る。浮遊シリコンアクティブ領域は、ここで、周りを囲むトレンチ絶縁によって支持される。
上記の一連のプロセスの改変例において、アンカーの形成の前に、シリコンゲルマニウム層の部分的エッチングが行われ得る。さらに、シリコンゲルマニウム層を選択的にエッチングする工程の後に、熱酸化工程が挿入され得る。熱酸化工程は、露出したシリコン表面、すなわち、エピタキシャルシリコンの底面およびシリコン基板の上面を酸化させ得る。これらのシリコン表面は、シリコンゲルマニウム層の選択的エッチング後に露出する。熱酸化工程は、シリコンゲルマニウム層の選択的エッチングによって形成されたエアギャップを、熱成長した二酸化シリコンによって部分的または完全に充填し得る。
シリコン層は、エピタキシャルシリコンであることが好ましく、３ｎｍ〜１００ｎｍの間の厚さであることが好ましい。シリコンゲルマニウム層は、エピタキシャルシリコンゲルマニウムであることが好ましく、３ｎｍ〜５００ｎｍの間の厚さであることが好ましく、３ｎｍ〜５０ｎｍの間の厚さであることが最も好ましい。シリコンゲルマニウム層におけるゲルマニウム含有量は、エピタキシャルシリコン層に良好なエッチング選択性および良好なエピタキシャル成長条件を提供するために、１０％〜７０％の間であることが好ましく、２０％〜６０％の間であることが最も好ましい。ゲート誘電体層は、堆積または成長した二酸化シリコンであることが好ましく、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、ケイ酸ハフニウム、またはこれらの任意の組合せなどのｈｉｇｈ−ｋ誘電体材料が最も好ましい。キャップ層は、ポリシリコンゲートデバイスにおいてはポリシリコン層であることが好ましく、金属ゲートデバイスにおいてはポリシリコン、二酸化シリコンまたは窒化シリコンであることが好ましい。
アクティブ領域およびアンカーのパターニング工程は、フォトレジストがコーティングされ、フォトマスクの下でＵＶ光に露光されて、パターンがフォトマスクからフォトレジスト上に転写される、フォトリソグラフィによって行われることが好ましい。フォトレジストは、パターンがフォトレジストから基板上に転写されるように、エッチング工程において基板を保護する。その後、フォトレジストがはがされ得る。パターン転写エッチングは、反応性イオンエッチングまたはウェットエッチングによって達成されることが好ましい。
絶縁トレンチエッチングの深さは、シリコンゲルマニウム層の下になることが好ましく、シリコンゲルマニウム層より５ｎｍ〜５０ｎｍ下になることが最も好ましい。
アンカー形成は、アンカー層の堆積後、フォトリソグラフィによって行われることが好ましい。アンカーパターンは、フォトレジストコーティングに転写され、エッチング工程は、アンカーパターンをアンカー層に転写し得る。アンカー層は、二酸化シリコンまたは窒化シリコンなどの絶縁材料であることが好ましい。シリコンアクティブ領域の下にエアギャップを形成するようにシリコンゲルマニウムがエッチングされ得るように、アンカーは、シリコンアクティブ領域を支持し、かつ、シリコンゲルマニウムに十分なアクセスを提供する。シリコンゲルマニウムエッチングは、反応性イオンエッチングによって、または、ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏのような選択的エッチング溶液を用いるウェットエッチングによって達成されることが好ましい。
本発明の他の局面において、本発明は、絶縁された浮遊シリコンアクティブ領域上に、ＳＯＮデバイスを製造するプロセスを開示する。ＳＯＮデバイスは、近傍のＳＯＮデバイスから、周りを囲む絶縁トレンチによって完全に絶縁され、シリコンアクティブ領域下のエアギャップによって完全に絶縁される。ＳＯＮデバイスのソース、ドレイン、およびチャネル領域のエアギャップ絶縁は、高性能デバイスを提供する。
ＳＯＮデバイス製造プロセスにおいて、シリコンアクティブ領域は、エピタキシャルシリコンゲルマニウム層の上に堆積される、エピタキシャルシリコン、ゲート誘電体およびキャップ層のマルチ層であることが好ましい。エピタキシャルシリコン層には、閾値電圧を調節するために、ドープ不純物が注入されることが好ましい。絶縁された浮遊シリコンアクティブ領域の完成後、ＳＯＮデバイスを作成するために、現行の技術レベルのトランジスタ製造プロセスが行われ得る。
ＳＯＮデバイスは、ポリシリコンゲートデバイスまたは金属ゲートデバイスであり得る。隆起したソースおよびドレインが製造され得る。
本発明は、半導体基板上に、絶縁された浮遊アクティブ領域を製造する方法を開示する。絶縁された浮遊アクティブ領域は、アクティブ領域を囲み、エアギャップ上で浮遊するトレンチ絶縁体によって絶縁される。エアギャップは、犠牲材料から製造され、その後選択的にエッチングされる。犠牲層が除去される場合にアクティブ領域が持ち上げられることを防ぐため、選択的なエッチング工程の前に、アクティブ領域を基板に固定する、複数のアンカーが製造される。その後、アンカーは、後の工程において、絶縁材料に同化し得る。
図２Ａは、半導体基板１０１上の、本発明による絶縁された浮遊アクティブ領域１０３を示す。絶縁された浮遊アクティブ領域１０３は、アクティブ領域１０３を囲む充填されたトレンチ絶縁体１０２によって絶縁され、エアギャップ１０４によって半導体基板１０１から絶縁されている。浮遊アクティブ領域１０３は、充填されたトレンチ絶縁体１０２によって支持されている。図２Ｂは、トレンチ絶縁体１０２によって囲まれた、絶縁された浮遊アクティブ領域１０３の平面図を示す。
図３Ａは、犠牲層１１６のエッチングの前にアクティブ領域１１３を支持するアンカー１１５を有する、絶縁された浮遊アクティブ領域構造を示す。この図において、トレンチ絶縁体１１２は、まだ充填されておらず、従って、アクティブ領域１１３は、アンカー１１５によって支持されている。図３Ｂは、支持アンカー１１５と共に、アクティブ領域１１３の平面図を示す。アンカー１１５は、遮断を最小限にし、犠牲層へのアクセスを最大限にすることによって、犠牲層１１６のエッチングを最適化するように設計されている。
図４Ａ〜Ｆは、本発明による絶縁された浮遊アクティブ領域の完全な製造工程を示す。図４Ａに示すように、アクティブ層１２０および犠牲層１２１を含むマルチ層構造が、半導体基板１２２上に堆積される。その後、図４Ｂに示すように、アクティブ領域１２４が、アクティブ領域の周りに絶縁トレンチ１２３をエッチングすることによって形成される。エッチングされた絶縁トレンチ１２３は、犠牲領域１２５のほとんどを露出させ、この図に示すように、犠牲領域１２５全体と、基板１２２の一部とを露出させることが好ましい。アンカー１２６は、図４Ｃに示すように、絶縁された浮遊アクティブ領域上に製造され、絶縁浮遊アクティブ領域１２４を露出された基板１２２に接続する。その後、犠牲領域１２５が、選択的にエッチングされて、エアギャップ１２７が形成され、図４Ｄに示すように、アンカー１２６によって支持される絶縁された浮遊アクティブ領域１２４が残される。図４Ｅに示すように、充填された層１２８は、構造全体の上に堆積され、絶縁トレンチ１２３を充填させる。絶縁トレンチの充填材は、絶縁トレンチ１２３を完全に充填し、エアギャップ１２７を完全には充填しないことが好ましい。充填材は、エアギャップのサイズを最大限にするため、エアギャップ１２７の充填が最小限になることがより好ましい。その後、充填層１２８は、全体的に平坦化するプロセス、例えば、化学機械研磨（ＣＭＰ）を用いて平坦化され、図４Ｆに示すように、アクティブ領域１２４の上でストップされる。絶縁された浮遊アクティブ領域１２４は、エアギャップ１２７上を浮遊し、周りを、トレンチ絶縁体１２３によって絶縁され、基板１２２からは、エアギャップ１２７によって絶縁されている。絶縁浮遊アクティブ領域１２４は、ここでは、ＣＭＰ工程後のアンカー１２６の残りと共に、充填されたトレンチ絶縁体１２３によって支持される。アンカー１２６の残りは、同じ材料から製造されている場合、トレンチ絶縁体１２３に同化され得る。
図２Ａ、３Ａ、および４Ｆは、絶縁された浮遊アクティブ領域の層を１つしか示していないが、マルチ層を用いることも、本発明の範囲内である。絶縁された浮遊アクティブ領域が非常に薄く、構造的に安定しない場合、絶縁された浮遊アクティブ領域層の上に、その強度を増すため、さらなる層が堆積され得る。後に続くプロセス工程の層も、プロセスの流れを最適化するため、絶縁された浮遊アクティブ領域の形成の前に堆積され得る。
絶縁された浮遊アクティブ領域の開示された製造プロセスの変形例において、図４Ｃ１および４Ｃ２の工程が図４Ｃの代わりになり得る。図４Ｃ１は、アンカーの形成の前に挿入される、犠牲領域を部分的にエッチングするさらなる工程を示す。浮遊領域１２４を支持するために十分な残りの犠牲領域１２５を残して、犠牲領域１２５の一部１３０がエッチングされる。プロセスのこの変形例によって、図４Ｃにおけるアンカー形成プロセスは、図４Ｃ２において、犠牲領域にエアギャップ１３０がある状態で、アンカー１２６が浮遊領域１２４および基板１２２に取り付いていることが示される。アンカー材料を堆積するプロセスの条件は、ギャップ１３０が充填されないことである。このプロセス変形例は、エアギャップの形成の間の犠牲層のエッチングを向上させる。
アンカー形成の各種の実施形態が図５Ａ〜５Ｄに示される。図５Ａは、エアギャップ１３６ａ上の浮遊アクティブ領域１３３ａの２つの側面を基板１３１ａに支持する２つのアンカー１３５ａを示す。図５Ｂは、エアギャップ１３６ｂ上の浮遊アクティブ領域１３３ｂの１つの側面のみを基板１３１ｂに支持する１つのアンカー１３５ｂを示す。図５Ｃは、エアギャップ１３６ｃ上の浮遊アクティブ領域１３３ｃの２つの対向する側面を基板１３１ｃに支持する２つのアンカー１３５ｃを示す。図５Ｄは、エアギャップ１３６ｄ上の浮遊アクティブ領域１３３ｄの２つの側面を基板１３１ｄに支持する１つの大きなアンカー１３５ｄを示す図である。浮遊アクティブ領域を支持するアンカーにおいて、犠牲層の開口部全てを遮蔽することなく、アンカー構造のさらなる変形および改変が為され得ることが理解される。
本発明の好ましい実施形態は、図６に示すような絶縁された浮遊シリコンアクティブ領域の製造である。絶縁された浮遊シリコンアクティブ領域は、シリコン層のエピタキシャル層２０２と、ゲート誘電体層２０３と、キャップ層２０４とを含み、周りをトレンチ絶縁体２０５によって絶縁され、シリコン基板２００からエアギャップ２０１によって絶縁される。エピタキシャルシリコン層２０２は、デバイス閾値電圧を調節するために注入され得る。キャップ層は、ゲートポリシリコンデバイスを製造するためにポリシリコン層であってもよいし、金属ゲートデバイスの製造においては、ＣＭＰストップ層として、ポリシリコン、二酸化シリコン、または窒化シリコンであってもよい。
本発明の絶縁された浮遊シリコンアクティブ領域の製造プロセスは、以下に説明される。シリコンウェハ基板から開始して、シリコンゲルマニウムの層がエピタキシャル堆積される。その後、シリコン層の厚さが３ｎｍ〜１００ｎｍであることが好ましい、シリコンのエピタキシャル層が堆積される。本発明のいくつかの局面において、ゲート誘電体層、ゲートポリシリコン層、キャップ層などの後に続く層も、シリコン層の上に堆積される。シリコン層が非常に薄く、構造的に安定していない場合、シリコン層の上に、その強度を高めるため、さらなる層が堆積され得る。また、後に続くプロセス工程は、汚染を防ぐためにシリコンアクティブ領域の形成の完了を待つのではなく、表面の清浄度を高め、プロセスの流れを最適化するため、シリコン層堆積の直後に適用され得る。閾値電圧を調節するイオン注入工程は、エピタキシャルシリコン堆積工程の後に行われ得る。ポリシリコンゲートデバイスの場合、ゲート誘電体層およびゲートポリシリコン層が、エピタキシャルシリコン層上に堆積され得る。金属ゲートデバイスの場合、ポリシリコン、二酸化シリコンまたは窒化シリコンなどのゲート誘電体およびＣＭＰストップ層が、堆積され得る。ＣＭＰストップ層は、化学機械研磨（ＣＭＰ）工程などの全体的に平坦化する工程における、平坦化ストップに用いられる。
犠牲層としてシリコンゲルマニウムの層が選択される。なぜなら、シリコンゲルマニウムは、浮遊シリコン層のためのエアギャップを形成するように、シリコンに対して選択的にエッチングされ得るからである。デバイス用途において、シリコンゲルマニウムは、シリコンと格子が整合するというさらなる利点を有し、エピタキシャルシリコン層の堆積が容易になることにつながる。シリコンゲルマニウム層のゲルマニウム含有量は、１０〜７０％の間であり得、２０〜６０％であることが好ましい。ゲルマニウム含有量が低い場合、格子ひずみが少なく、従って、エピタキシャルシリコン堆積がより容易である。ゲルマニウム含有量が高い場合、シリコンに対するエッチング選択性がより良好であり、エアギャップ形成がより容易である。シリコンゲルマニウムおよびシリコンの格子は、僅かに異なり、シリコン上のエピタキシャルシリコンゲルマニウムの堆積は、シリコンに類似する格子とのひずんだシリコンゲルマニウムを作成する。シリコンゲルマニウムが臨界厚さよりも厚い場合、シリコンゲルマニウムの格子は、シリコンゲルマニウムの平衡格子まで緩和し得、後で堆積されるエピタキシャルシリコンを困難にし得る。従って、シリコンゲルマニウムの厚さは、臨界厚さよりも薄くなるように選択され、シリコンゲルマニウムの緩和が起きないようにすることが好ましい。シリコンゲルマニウムの厚さは、３ｎｍ〜５０ｎｍの間であることが好ましい。
マルチ層構造の堆積後、マルチ層構造は、シリコンアクティブ層にパターニングされる。パターニング工程の好ましいプロセスは、イメージをフォトマスクからフォトレジストコーティングに転写するフォトリソグラフィである。代表的なフォトリソグラフィプロセスにおいて、マルチ層は、フォトレジスト層でコーティングされ、フォトレジスト層は、フォトマスクと共にＵＶ光に露光され、その後、現像される。用いられるフォトレジストのタイプ、例えば、ネガティブレジストまたはポジティブレジストに依存して、フォトマスクからのイメージは、フォトレジスト上に、ポジティブまたはネガティブに転写される。
その後、シリコンアクティブ領域を囲む絶縁トレンチが、パターニングされたシリコンアクティブ領域をエッチングすることによって製造される。絶縁トレンチは、シリコンゲルマニウム層の少なくとも殆どを露出する。絶縁トレンチエッチングは、シリコンゲルマニウム層全体に、シリコン基板へのオーバーエッチ量を加えた分を露出させることが望ましい。シリコン基板オーバーエッチは、シリコンアクティブ領域が完全に絶縁され、深い絶縁体は必要ないので、１０ｎｍの深さになり得る。パターニングされたフォトレジストは、絶縁トレンチエッチングにおいて、シリコンアクティブ領域を保護する。シリコンアクティブ領域の形成後、フォトレジストははがされ得る。
浮遊シリコンアクティブ領域を形成するために、シリコンゲルマニウム層がエッチングによって取り除かれる前に、シリコン層が持ち上げられることを防ぐために、基板に固定する必要がある。その後、複数のアンカーが形成され、シリコンアクティブ層を基板に接続して、後に続くシリコンゲルマニウム下層のエッチングにおいて、シリコンアクティブ領域を支持する。アンカー材料は、シリコンゲルマニウム下層のエッチングにおいてエッチングされることを防ぐために、シリコンゲルマニウムとは異なる。アンカー材料は、二酸化シリコンなどの絶縁材料であることが好ましい。なぜなら、そうすることによって、アンカーがシャロートレンチ絶縁材料の一部となり得るからである。アンカーは、エッチングアクセスを可能にするように、シリコンゲルマニウムに対して十分な開口部を残すことが好ましい。
アンカーは、以下のように製造されることが好ましい。二酸化シリコンまたは窒化シリコン等の絶縁材料の薄いアンカー層が一面に堆積される。アンカー層の厚さは、１０ｎｍ〜５００ｎｍの間であることが好ましい。アンカー層は、シリコン層および基板の両方を覆う。その後、アンカー層は、フォトリソグラフィ工程によってパターニングされることが好ましい。アンカー層の選択された部分は、エッチングで取り除かれて、シリコン層を基板に接続する複数のアンカーが形成される。
アンカーの形成後、シリコンゲルマニウムがエッチングで取り除かれて、浮遊シリコンアクティブ領域が形成される。シリコンゲルマニウムはエアギャップを形成するために完全にエッチングされることが好ましいが、シリコンアクティブ領域の下にシリコンゲルマニウムの支持柱を残すように部分的にエッチングされてもよい。アンカーは、シリコンゲルマニウムがエッチングで取り除かれる場合、浮遊シリコンアクティブ領域が適切に支持されるように設計されることが好ましい。シリコンゲルマニウムのエッチングは、シリコンに対して選択的であることが好ましい。ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏの混合物が、選択的シリコンゲルマニウムウェットエッチングに用いられ得る。プラズマドライエッチングがまた、シリコンゲルマニウム層を選択的にエッチングすることに適用され得る。
シリコンゲルマニウムの部分エッチングの任意の工程が、アンカーの形成の前に行われ得る。シリコンゲルマニウムは、ゲルマニウム層が残った部分がある状態でシリコンゲルマニウムをへこませるように、部分的にエッチングされ得る。アクティブ領域の中間のシリコンゲルマニウムの残りの部分は、シリコンアクティブ領域が持ち上げられることを防ぐために用いられる。この変形例において、アンカー層堆積特徴は、シリコンゲルマニウムの凹部の充填を防ぐため、形状が一致し過ぎない（ｎｏｔ ｔｏｏ ｃｏｎｆｏｒｍａｌ）ことが好ましい。プラズマ強化化学蒸着技術が、アンカー層の堆積のために好ましい。
その後、絶縁トレンチが充填され、平坦化される。充填された層は、アンカー層と同じ材料であることが好ましく、二酸化シリコンまたは窒化シリコンなどの絶縁材料であることが好ましいが、絶縁トレンチを充填するように堆積される。充填された層は、絶縁トレンチを充填することが好ましく、エアギャップを完全には充填しないことが好ましい。その後、平坦化が、表面を平滑にするために行われ、キャップ層上でストップされる。ここで、シリコン層は、エアギャップの上に浮遊し、絶縁トレンチおよびエアギャップによって完全に絶縁される。
本発明の他の好ましい実施形態は、ソースおよびドレイン領域がシリコン基板から絶縁されたシリコン・オン・ナッシング（ＳＯＮ）デバイスの製造である。開示された、ソース、ドレインおよびゲート領域を含むＳＯＮデバイスは、絶縁された浮遊シリコンアクティブ領域上に製造される。
図７Ａは、現行の技術レベルのプロセスを用いて準備されたマルチ層半導体構造を示す。マルチ層構造は、ゲートポリシリコンの層３０４と、ゲート誘電体の層３０３と、エピタキシャルシリコン層３０２と、エピタキシャルシリコンゲルマニウム層３０１とを、シリコンウェハ基板３００上に含む。エピタキシャルシリコンゲルマニウム層３０１は、シリコン基板３００上に成長する。シリコンゲルマニウム３０１の厚さは、緩和が起きないように臨界厚さよりも薄いことが好ましい。シリコンゲルマニウム３０１の厚さは、３ｎｍ〜５０ｎｍの間であることが好ましい。エピタキシャルシリコン層３０２は、シリコンゲルマニウム層３０１上に成長する。エピタキシャルシリコン層３０２の厚さは、３ｎｍ〜１００ｎｍの間であることが好ましい。エピタキシャルシリコン層のドーピング濃度は、閾値電圧を調節するように、チャネルイオン注入によって変更され得る。ゲート誘電体層３０３は、エピタキシャルシリコン層３０２上に成長または堆積される。ゲート誘電体材料は、二酸化シリコンであり得、酸化ハフニウムまたは酸化ジルコニウムなどのｈｉｇｈ−ｋ誘電体材料であることが好ましい。その後、ゲートポリシリコン層３０４が堆積される。ポリシリコン層３０４が、ゲート材料として、または、単に、化学機械研磨（ＣＭＰ）ストップ層として、用いられ得る。ＣＭＰストップ層に用いられる場合、窒化シリコンが代わりに用いられ得、ＣＭＰ工程後に取り除かれ、ゲート誘電体およびゲート電極が、ＣＭＰストップ層の除去後に堆積される。
図７Ｂは、マルチ層構造をシリコンアクティブ領域にパターニングするシャロートレンチ絶縁フォトリソグラフィプロセスを示す。フォトレジスト３０５は、アクティブ領域を規定する。シリコンゲルマニウムエッチングレートおよびシリコンゲルマニウムに対するシリコンエッチング選択性に依存して、シリコンアクティブ領域レイアウトにおけるポリゴンの最大寸法を規定することが好ましい場合がある。
図７Ｃは、シリコンアクティブ領域を囲む絶縁トレンチ３０６を示す。フォトレジスト３０５は、絶縁トレンチエッチング工程におけるマルチ層を保護し、図７Ｄに示すように、絶縁トレンチエッチングの完了後に除去される。絶縁トレンチエッチの深さは、オーバーエッチ量がある状態で、シリコンゲルマニウム層３０１よりも僅かに下までいくことが好ましい。デバイスが上部エピタキシャルシリコン層３０２上に製造され、シリコンゲルマニウム３０１が空気と置き換えられるので、深い絶縁は必要とされない。絶縁トレンチオーバーエッチは、５ｎｍ〜５０ｎｍの間であり得、シリコンゲルマニウム層の１０ｎｍ下であることが好ましい。
図７Ｅは、二酸化シリコンまたは窒化シリコンであることが好ましい、アクティブ領域および絶縁トレンチの上に堆積されたアンカー層３１０を示す。図７Ｆは、アンカーを規定するフォトリソグラフィ工程を示す。フォトレジスト３１１がアンカー領域を保護する。
図７Ｇは、フォトレジストパターン３１１がアンカー構造を保護する状態で、パターニングされたアンカー層がエッチングで取り除かれた後のアンカー３１２の形成を示す。図７Ｈは、フォトレジスト３１１がはがされた後のアンカー構造３１２を示す。アンカー３１２は、アクティブ領域のゲートポリシリコン層３０４の上面と、層３０４、３０３、および３０２の側壁とに取り付けられる。アンカーはまた、露出したシリコン基板３００の表面上に取り付けられる。アンカーはまた、シリコンゲルマニウムの側壁に取り付けられてもよいが、シリコンゲルマニウムがエッチングで取り除かれるので、アンカーとシリコンゲルマニウムとの間の接着は、決定的なものではない。
図７Ｉは、シリコンゲルマニウムがエッチングで取り除かれた後のエアギャップ３１３の形成を示す。アクティブ領域３０４、３０３、および３０２は、ここでは、エアギャップ３１３の上でアンカー３１２によって支持される。
図７Ｊは、絶縁トレンチの充填を示す。絶縁トレンチを完全に充填し、エアギャップを充填しないことが好ましい。図７Ｋは、ＣＭＰを用い、ポリシリコン層３０４でストップする平坦化工程を示す。充填された絶縁トレンチ３０６およびアンカー３１２の残りは、ここでは、エアギャップ３１３の上でシリコンアクティブ領域を支持する。
図７Ｌは、ポリシリコンの第２の層３２１を堆積する次の任意の工程を示す。図７Ｍは、フォトレジストパターン３２２を用いてポリシリコン層３２１の上にゲートポリシリコンを形成する工程を示す。第２のポリシリコン層３２１は、フィールド絶縁領域までポリシリコンゲートを延長するために用いられ、アクティブ領域の上で第１のポリシリコン層３０４に同化される。
図７Ｎは、フォトレジスト３２２をマスクとして用いた、ポリシリコン層３２１のエッチングによるゲートポリシリコン形成を示す。ゲート形成は、第１のポリシリコン層３０４をエッチングし、ゲート酸化物３０３をエッチングし、シリコン層３０２上でストップする。フォトレジスト３２２は、図７Ｏにおいてはがされる。
ゲートポリシリコン形成後、デバイスは、図７Ｐに示すように、現行の技術レベルのＣＭＯＳプロセス技術によって完成され得る。ＳＯＮデバイスは、残りのアンカー３１２を有するトレンチ絶縁体３０６によって絶縁され、エアギャップ３１３上で完全に浮遊する。ポリシリコンゲート３２１には、導電性を高めるために、ドープ不純物が注入され得る。ソース領域３４２およびドレイン領域３４１は、当該技術において周知であるように、ドープ不純物、ｎ＋またはｐ＋の注入によって形成される。ソース３４２およびドレイン３４１領域の形成の前、または形成と共に、低ドープドレイン／ソース（ＬＤＤ）領域およびＨＡＬＯも形成され得る。本発明のＳＯＮデバイスのソース３４２およびドレイン３４１領域はまた、エアギャップ３１３によって、シリコン基板３００から絶縁される。ゲートスペーサー３４９は、ゲート構造３２１および３０４を絶縁するように製造され得る。トランジスタ構造は、ｎチャネルまたはｐチャネルデバイスのいずれかであり得る。その後、金属化が続き、デバイス製造が完了する。酸化層３４４が構造を覆い、その後、金属化インターコネクションのため、コンタクトホールがエッチングされる。その後、金属が堆積されて、ソース電極３４６、ドレイン電極３４７、およびゲート電極３４５が形成される。ソース、ドレインおよびポリシリコンゲートのシリサイデーションがまた、適用されてもよい。
さらに、シリコン・オン・ナッシングデバイスのソースおよびドレイン領域は、トランジスタの直列の抵抗を低減するために隆起したソースおよびドレイン技術によってソースおよびドレイン領域が拡大され得る、隆起したソースおよびドレイン領域であってもよい。隆起ソースおよびドレインのプロセスは、Ｈｓｕらによる、「Ｄｏｕｂｌｅ ｓｉｄｅｗａｌｌ ｒａｉｓｅｄ ｓｉｌｉｃｉｄｅｄ ｓｏｕｒｃｅ／ｄｒａｉｎ ＣＭＯＳ ｔｒａｎｓｉｓｔｏｒ」という名称の米国特許第６，３６８，９６０号、およびＳａｋｉｙａｍａらによる、「Ｒａｉｓｅｄ ｓｉｌｉｃｉｄｅ ｓｏｕｒｃｅ／ｄｒａｉｎ ＭＯＳ ｔｒａｎｓｉｓｔｏｒｓ ｈａｖｉｎｇ ｅｎｌａｒｇｅｄ ｓｏｕｒｃｅ／ｃｏｎｔａｃｔ ｒｅｇｉｏｎｓ ａｎｄ ｍｅｔｈｏｄ」という名称の米国特許第６，３５２，８９９号に見受けられる。これらの特許は本明細書中で参考として援用される。
上記の一連のプロセスは、ポリシリコンゲートを有するデバイスにも適用可能である。本発明のシリコン・オン・ナッシングデバイス製造はまた、金属ゲートを有するデバイスにも適用可能である。このデバイスにおいて、ゲート材料は、銅、アルミニウム、タングステン、ニッケル・チタン、タンタル、プラチナ、または、これらを組み合わせた任意の合金などの金属である。金属ゲートＣＭＯＳプロセスは、絶縁された浮遊シリコンアクティブ領域を採用して、金属ゲート電極を有するデバイスを製造するように調節され得る。金属ゲートＭＯＳトランジスタを製造するプロセスは、Ｈｓｕらによる、「Ｍｅｔｈｏｄ ｏｆ ｍａｋｉｎｇ ｍｅｔａｌ ｇａｔｅ ｓｕｂ−ｍｉｃｒｏｎ ＭＯＳ ｔｒａｎｓｉｓｔｏｒ」という名称の米国特許第６，２７４，４２１号に見受けられる。この特許は本明細書中で参考として援用される。
上記の一連のプロセスの改変例において、シリコンゲルマニウム層３０１の部分的なエッチングが、アンカー層の堆積の前に達成され得る。図７Ｄに示すようなトレンチ絶縁形成の後、選択的シリコンゲルマニウムエッチングが行われ得る。図７Ｄ１は、図７Ｄの後のさらなる工程を示す。この工程において、シリコンゲルマニウムエッチング工程は、シリコンアクティブ領域が持ち上がるのを防ぐために残りのシリコンゲルマニウムの部分を残した状態で、凹部３４０を形成する。このプロセスは、図７Ｅに示すように、アンカー層３１０の堆積から続けられる。アンカー層がシリコンゲルマニウムエッチング部分のギャップを充填しないことが好ましいので、アンカー層のプラズマ強化化学蒸着法が、このギャップの充填を防ぐために好ましい。
さらに、上記の一連のプロセスの改変例において、選択的シリコンゲルマニウム層３０１の後に、熱酸化工程が挿入されてもよい。この熱酸化工程に起因して、エアギャップには、おそらく、熱成長した二酸化シリコンが部分的にまたは完全に充填される。シリコンアクティブ層３０２の底面上に熱成長した二酸化シリコンは、デバイス性能を高め得る。
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
（要約）
シリコン基板上にシリコン・オン・ナッシングデバイスを製造する方法が提供する。開示されたシリコン・オン・ナッシングデバイスは、絶縁された浮遊シリコンアクティブ領域上に製造され、シリコン基板からエアギャップによって完全に絶縁される。絶縁された浮遊シリコンアクティブ領域は、周りを囲む絶縁トレンチと共に、シリコンゲルマニウム層上に製造される。その後、エアギャップを形成するようにシリコンゲルマニウム層を選択的にエッチングする前に、シリコンアクティブ領域をシリコン基板に固定するために、複数のアンカーが製造される。絶縁トレンチ充填および平坦化は、絶縁された浮遊シリコンアクティブ領域の形成を完了させる。絶縁された浮遊シリコンアクティブ領域上のシリコン・オン・ナッシングデバイスは、隆起したソースおよびドレイン領域を有するか、または有さない、ポリシリコンゲートまたは金属ゲートであり得る。
図１Ａは、従来技術によるＳＯＮデバイスを示す図である。 図１Ｂは、従来技術によるＳＯＮデバイスを示す図である。 図２Ａは、本発明による絶縁された浮遊アクティブ領域を示す図である。 図２Ｂは、本発明による絶縁された浮遊アクティブ領域を示す図である。 図３Ａは、本発明によるアクティブ領域を支持するアンカー構造を示す図である。 図３Ｂは、本発明によるアクティブ領域を支持するアンカー構造を示す図である。 図４Ａは、絶縁された浮遊アクティブ領域の製造工程を示す図である。 図４Ｂは、絶縁された浮遊アクティブ領域の製造工程を示す図である。 図４Ｃは、絶縁された浮遊アクティブ領域の製造工程を示す図である。 図４Ｃ１は、図４Ｃに示す製造工程の変形例を示す図である。 図４Ｃ２は、図４Ｃに示す製造工程の変形例を示す図である。 図４Ｄは、絶縁された浮遊アクティブ領域の製造工程を示す図である。 図４Ｅは、絶縁された浮遊アクティブ領域の製造工程を示す図である。 図４Ｆは、絶縁された浮遊アクティブ領域の製造工程を示す図である。 図５Ａは、アンカー構造の変形例を示す図である。 図５Ｂは、アンカー構造の変形例を示す図である。 図５Ｃは、アンカー構造の変形例を示す図である。 図５Ｄは、アンカー構造の変形例を示す図である。 図６は、本発明による絶縁された浮遊シリコンアクティブ領域を示す図である。 図７Ａは、本発明によるＳＯＮデバイスの製造工程を示す図である。 図７Ｂは、本発明によるＳＯＮデバイスの製造工程を示す図である。 図７Ｃは、本発明によるＳＯＮデバイスの製造工程を示す図である。 図７Ｄは、本発明によるＳＯＮデバイスの製造工程を示す図である。 図７Ｄ１は、製造工程の変形例を示す図である。 図７Ｅは、本発明によるＳＯＮデバイスの製造工程を示す図である。 図７Ｆは、本発明によるＳＯＮデバイスの製造工程を示す図である。 図７Ｇは、本発明によるＳＯＮデバイスの製造工程を示す図である。 図７Ｈは、本発明によるＳＯＮデバイスの製造工程を示す図である。 図７Ｉは、本発明によるＳＯＮデバイスの製造工程を示す図である。 図７Ｊは、本発明によるＳＯＮデバイスの製造工程を示す図である。 図７Ｋは、本発明によるＳＯＮデバイスの製造工程を示す図である。 図７Ｌは、本発明によるＳＯＮデバイスの製造工程を示す図である。 図７Ｍは、本発明によるＳＯＮデバイスの製造工程を示す図である。 図７Ｎは、本発明によるＳＯＮデバイスの製造工程を示す図である。 図７Ｏは、本発明によるＳＯＮデバイスの製造工程を示す図である。 図７Ｐは、本発明によるＳＯＮデバイスの製造工程を示す図である。
符号の説明
１０１ 半導体基板
１０２ 絶縁体
１０３ 浮遊アクティブ領域
１０４ エアギャップ
１１３ アクティブ領域
１１５ アンカー
１１６ 犠牲層
１２０ アクティブ層
１２１ 犠牲層
１２２ 基板
１２３ 絶縁トレンチ
１２４ 浮遊アクティブ領域
１２５ 犠牲層
１２６ アンカー
１２７ エアギャップ
１２８ 充填された層

Claims (22)

  1. 半導体基板上に、絶縁された浮遊アクティブ領域を製造する方法であって、
    ａ）半導体基板上にマルチ層構造を形成する工程であって、該マルチ層構造は、少なくとも犠牲層およびキャップ層を含む、工程と、
    ｂ）絶縁トレンチによって囲まれた該アクティブ領域を形成する工程であって、該絶縁トレンチは、該犠牲層のところ、または該犠牲層より下までの深さを有する、工程と、
    ｃ）該アクティブ領域を該半導体基板に固定する複数のアンカーを形成する工程と、
    ｄ）該犠牲層を選択的にエッチングする工程と
    を包含する、方法。
  2. シリコン基板上に、絶縁された浮遊シリコンアクティブ領域を製造する方法であって、
    ａ）該シリコン基板上にマルチ層構造を形成する工程であって、該マルチ層構造は、少なくともシリコンゲルマニウム層およびシリコン層を含む、工程と、
    ｂ）絶縁トレンチによって囲まれた該シリコンアクティブ領域を形成する工程であって、該絶縁トレンチは、該シリコンゲルマニウム層のところ、または該シリコンゲルマニウム層より下までの深さを有する、工程と、
    ｃ）該シリコンアクティブ領域を該シリコン基板に固定する複数のアンカーを形成する工程と、
    ｄ）該シリコンゲルマニウム層を選択的にエッチングする工程と
    を包含する、方法。
  3. 前記シリコンゲルマニウム層は、エピタキシャル蒸着によって形成される、請求項２に記載の方法。
  4. 前記シリコン層は、エピタキシャル蒸着によって形成される、請求項２に記載の方法。
  5. 工程ｂ）の後に、工程ｂ１）をさらに包含する方法であって、工程ｂ１）は、前記シリコンゲルマニウム層の一部を選択的にエッチングする工程である、請求項２に記載の方法。
  6. 工程ｄ）の後に、工程ｅ）をさらに包含する方法であって、工程ｅ）は、前記シリコンゲルマニウム層を選択的にエッチングする工程後に露出したシリコン表面を酸化する工程であって、該酸化は、該シリコンゲルマニウム層の選択的エッチングによって作成されたエアギャップを、部分的または完全に充填する工程である、請求項２に記載の方法。
  7. 工程ｄ）の後に工程ｆ）をさらに包含する方法であって、工程ｆ）は、前記絶縁トレンチを充填し、平坦化する工程である、請求項２に記載の方法。
  8. シリコン基板上の絶縁された浮遊シリコンアクティブ領域の上にシリコン・オン・ナッシングデバイスを製造する方法であって、
    ａ）該シリコン基板上にマルチ層構造を形成する工程であって、該マルチ層構造は、少なくともエピタキシャルシリコンゲルマニウム層、エピタキシャルシリコン層、ゲート誘電体層、およびキャップ層を含む、工程と、
    ｂ）絶縁トレンチによって囲まれた該シリコンアクティブ領域を形成する工程であって、該絶縁トレンチは、該シリコンゲルマニウム層のところ、または該シリコンゲルマニウム層より下までの深さを有する、工程と、
    ｃ）該シリコンアクティブ領域を該シリコン基板に固定する複数のアンカーを形成する工程と、
    ｄ）該シリコンゲルマニウム層を選択的にエッチングする工程と、
    ｅ）該絶縁トレンチを充填し、平坦化する工程と、
    ｆ）該デバイスのゲート、ソース、およびドレイン領域を形成する工程と
    を包含する、方法。
  9. 前記シリコンゲルマニウム層の厚さは３ｎｍ〜５０ｎｍの間である、請求項８に記載の方法。
  10. 前記シリコンゲルマニウム層のゲルマニウム含有量は２０〜６０パーセントの間である、請求項８に記載の方法。
  11. 前記シリコン層の厚さは３ｎｍ〜１００ｎｍの間である、請求項８に記載の方法。
  12. 絶縁トレンチによって囲まれる前記シリコンアクティブ領域の形成は、フォトリソグラフィによって該シリコンアクティブ領域を囲む絶縁トレンチを規定する工程と、該フォトリソグラフィによって規定された構造によって保護されない領域をエッチングする工程とを含む、請求項８に記載の方法。
  13. 前記トレンチ絶縁エッチングは、反応性イオンエッチングによって達成される、請求項１２に記載の方法。
  14. 前記絶縁トレンチは、前記シリコンゲルマニウム層よりも５ｎｍ〜５０ｎｍ下までの深さである、請求項８に記載の方法。
  15. 前記アンカー形成は、
    アンカー層を堆積する工程と、
    フォトリソグラフィによってアンカー構造を規定する工程と、
    該フォトリソグラフィで規定された構造によって保護されていない領域をエッチングする工程と
    を含む、請求項８に記載の方法。
  16. 前記シリコンゲルマニウム層エッチングは、ウェットエッチングプロセスによって達成される、請求項８に記載の方法。
  17. 前記シリコンゲルマニウム層エッチングは、反応性イオンエッチングプロセスによって達成される、請求項８に記載の方法。
  18. 工程ｂ）の後に工程ｂ１）をさらに包含する方法であって、工程ｂ１）は前記シリコンゲルマニウム層の一部を選択的にエッチングする工程である、請求項８に記載の方法。
  19. 工程ｄ）の後に工程ｄ１）をさらに包含する方法であって、工程ｄ１）は前記シリコンゲルマニウム層の選択的エッチング後に露出したシリコン表面を酸化する工程であって、該酸化は、該シリコンゲルマニウム層の選択的エッチングによって作成されたエアギャップを、部分的または完全に充填する、工程である、請求項８に記載の方法。
  20. 前記シリコン・オン・ナッシングデバイスの前記ソースおよびドレイン領域は、隆起したソースおよびドレイン領域である、請求項８に記載の方法。
  21. 前記シリコン・オン・ナッシングデバイスはポリシリコンゲートを有する、請求項８に記載の方法。
  22. 前記シリコン・オン・ナッシングデバイスは、金属ゲートを有する、請求項８に記載の方法。
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