JPH0521465A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0521465A JPH0521465A JP17010591A JP17010591A JPH0521465A JP H0521465 A JPH0521465 A JP H0521465A JP 17010591 A JP17010591 A JP 17010591A JP 17010591 A JP17010591 A JP 17010591A JP H0521465 A JPH0521465 A JP H0521465A
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Abstract
(57)【要約】
【目的】 半導体装置及びその製造方法、特に、ＳＯＩ
基板に形成される半導体装置及びその製造方法に関し、
ＰＮ接合領域にリーク電流が発生することのない半導体
装置を提供することを目的とする。 【構成】 半導体基板１上に絶縁膜２を介して単結晶半
導体層３が形成されているＳＯＩ基板に形成される半導
体装置において、半導体装置のすべてのＰＮ接合領域を
熱酸化膜９・12をもって保護するように構成する。
基板に形成される半導体装置及びその製造方法に関し、
ＰＮ接合領域にリーク電流が発生することのない半導体
装置を提供することを目的とする。 【構成】 半導体基板１上に絶縁膜２を介して単結晶半
導体層３が形成されているＳＯＩ基板に形成される半導
体装置において、半導体装置のすべてのＰＮ接合領域を
熱酸化膜９・12をもって保護するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法、特に、ＳＯＩ基板に形成される半導体装置及び
その製造方法に関する。
造方法、特に、ＳＯＩ基板に形成される半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化にともなって素子
相互間の間隔は益々狭くなり、素子間の分離の良否が集
積回路の優劣を大きく左右するようになっている。ま
た、高集積化にともなって浅い接合の形成が不可欠にな
っている。これらの条件を満たすには、シリコン基板上
に絶縁膜を介して薄い単結晶シリコン層が形成されてい
る薄膜ＳＯＩ（Silicon on Insulator) 基板を半導体装
置の母材として使用することが有効であることが知られ
ている。
相互間の間隔は益々狭くなり、素子間の分離の良否が集
積回路の優劣を大きく左右するようになっている。ま
た、高集積化にともなって浅い接合の形成が不可欠にな
っている。これらの条件を満たすには、シリコン基板上
に絶縁膜を介して薄い単結晶シリコン層が形成されてい
る薄膜ＳＯＩ（Silicon on Insulator) 基板を半導体装
置の母材として使用することが有効であることが知られ
ている。
【０００３】ＳＯＩ基板を形成する方法には、シリコン
基板上にＣＶＤ法を使用して二酸化シリコン膜を形成
し、その上にシリコン層を堆積し、このシリコン層を溶
融・再結晶化させて単結晶化させる方法、または、シリ
コン基板に酸素イオンを注入して埋め込み酸化膜を形成
するＳＩＭＯＸ（Separation by Implanted Oxygen) 法
等がある。さらにまた、２枚のシリコン基板を酸化膜を
介して相互に張り合わせ、一方のシリコン基板を薄膜化
する方法もある。
基板上にＣＶＤ法を使用して二酸化シリコン膜を形成
し、その上にシリコン層を堆積し、このシリコン層を溶
融・再結晶化させて単結晶化させる方法、または、シリ
コン基板に酸素イオンを注入して埋め込み酸化膜を形成
するＳＩＭＯＸ（Separation by Implanted Oxygen) 法
等がある。さらにまた、２枚のシリコン基板を酸化膜を
介して相互に張り合わせ、一方のシリコン基板を薄膜化
する方法もある。
【０００４】素子分離のなされたこれらのＳＯＩ基板に
半導体素子を形成する方法としては、通常のシリコン基
板に半導体素子を形成する方法と同じ方法が使用されて
いる。
半導体素子を形成する方法としては、通常のシリコン基
板に半導体素子を形成する方法と同じ方法が使用されて
いる。
【０００５】
【発明が解決しようとする課題】ところで、薄膜ＳＯＩ
基板に、例えば、ＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳＦＥＴと云う。）を形成した場合にリーク電
流が観察される。薄膜ＳＯＩ基板の単結晶シリコン層の
厚さは１５００Å厚程度に薄く形成されているので、Ｍ
ＯＳＦＥＴのＰＮ接合領域は下地の絶縁膜に接して形成
される。その結果、ＰＮ接合領域と絶縁膜との界面に存
在する未結合手を介してリーク電流が流れるものと思わ
れる。
基板に、例えば、ＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳＦＥＴと云う。）を形成した場合にリーク電
流が観察される。薄膜ＳＯＩ基板の単結晶シリコン層の
厚さは１５００Å厚程度に薄く形成されているので、Ｍ
ＯＳＦＥＴのＰＮ接合領域は下地の絶縁膜に接して形成
される。その結果、ＰＮ接合領域と絶縁膜との界面に存
在する未結合手を介してリーク電流が流れるものと思わ
れる。
【０００６】高集積化、低消費電力化にともない、この
ような微小なリーク電流でも素子動作に大きな影響を与
え、薄膜ＳＯＩ基板を使用することによる長所を十分に
発揮することができなくなる。
ような微小なリーク電流でも素子動作に大きな影響を与
え、薄膜ＳＯＩ基板を使用することによる長所を十分に
発揮することができなくなる。
【０００７】なお、ＳＯＩ基板をメサ型構造にして素子
分離をする場合にも、側壁に形成される保護絶縁膜と側
壁に形成されるＰＮ接合領域との界面にリーク電流が発
生する。
分離をする場合にも、側壁に形成される保護絶縁膜と側
壁に形成されるＰＮ接合領域との界面にリーク電流が発
生する。
【０００８】本発明の目的は、これらの欠点を解消する
ことにあり、二つの目的を有する。第１の目的は、薄膜
ＳＯＩ基板上に形成され、ＰＮ接合領域にリーク電流が
発生することのない半導体装置を提供することにあり、
第２の目的は、その製造方法を提供することにある。
ことにあり、二つの目的を有する。第１の目的は、薄膜
ＳＯＩ基板上に形成され、ＰＮ接合領域にリーク電流が
発生することのない半導体装置を提供することにあり、
第２の目的は、その製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記二つの目的のうち、
第１の目的は、半導体基板（１）上に絶縁膜（２）を介
して単結晶半導体層（３）が形成されているＳＯＩ基板
に形成されている半導体装置において、前記の半導体装
置に設けられたＰＮ接合領域が前記の半導体基板（１）
上において熱酸化膜（９・12）をもって包囲されている
半導体装置によって達成される。
第１の目的は、半導体基板（１）上に絶縁膜（２）を介
して単結晶半導体層（３）が形成されているＳＯＩ基板
に形成されている半導体装置において、前記の半導体装
置に設けられたＰＮ接合領域が前記の半導体基板（１）
上において熱酸化膜（９・12）をもって包囲されている
半導体装置によって達成される。
【００１０】上記二つの目的のうち、第２の目的は、下
記いずれの手段によっても達成される。第１の手段は、
半導体基板（１）上に絶縁膜（２）を介して単結晶半導
体層（３）が形成されているＳＯＩ基板に半導体素子を
形成し、この半導体素子の形成されたＳＯＩ基板をパタ
ーニングして、半導体素子形成領域の前記の単結晶半導
体層（３）と絶縁膜（２）とをメサ状に残留し、このメ
サ状に残留する単結晶半導体層（３）と絶縁膜（２）と
を支持層（７）をもって支持した後、前記の半導体素子
下部の前記の絶縁膜（２）を除去して空洞（８）を形成
し、この空洞（８）の内壁に熱酸化膜（９）を形成した
後、この空洞（８）を埋め込み、前記の単結晶シリコン
層（３）の側壁に熱酸化膜（12）を形成する工程を有す
る半導体装置の製造方法である。
記いずれの手段によっても達成される。第１の手段は、
半導体基板（１）上に絶縁膜（２）を介して単結晶半導
体層（３）が形成されているＳＯＩ基板に半導体素子を
形成し、この半導体素子の形成されたＳＯＩ基板をパタ
ーニングして、半導体素子形成領域の前記の単結晶半導
体層（３）と絶縁膜（２）とをメサ状に残留し、このメ
サ状に残留する単結晶半導体層（３）と絶縁膜（２）と
を支持層（７）をもって支持した後、前記の半導体素子
下部の前記の絶縁膜（２）を除去して空洞（８）を形成
し、この空洞（８）の内壁に熱酸化膜（９）を形成した
後、この空洞（８）を埋め込み、前記の単結晶シリコン
層（３）の側壁に熱酸化膜（12）を形成する工程を有す
る半導体装置の製造方法である。
【００１１】第２の手段は、半導体基板（１）上に絶縁
膜（２）を介して単結晶半導体層（３）が形成されてい
るＳＯＩ基板をパターニングして、半導体素子形成領域
の前記の単結晶半導体層（３）と絶縁膜（２）とをメサ
状に残留し、このメサ状に残留する単結晶半導体層
（３）と絶縁膜（２）とを支持層（７）をもって支持し
た後、前記の半導体素子形成領域下部の前記の絶縁膜
（２）を除去して空洞（８）を形成し、この空洞（８）
の内壁に熱酸化膜（９）を形成した後、この空洞（８）
を埋め込み、前記のメサ状に残留する単結晶半導体層
（３）に半導体素子を形成し、前記の単結晶半導体層
（３）の側壁に熱酸化膜（12）を形成する工程を有する
半導体装置の製造方法である。
膜（２）を介して単結晶半導体層（３）が形成されてい
るＳＯＩ基板をパターニングして、半導体素子形成領域
の前記の単結晶半導体層（３）と絶縁膜（２）とをメサ
状に残留し、このメサ状に残留する単結晶半導体層
（３）と絶縁膜（２）とを支持層（７）をもって支持し
た後、前記の半導体素子形成領域下部の前記の絶縁膜
（２）を除去して空洞（８）を形成し、この空洞（８）
の内壁に熱酸化膜（９）を形成した後、この空洞（８）
を埋め込み、前記のメサ状に残留する単結晶半導体層
（３）に半導体素子を形成し、前記の単結晶半導体層
（３）の側壁に熱酸化膜（12）を形成する工程を有する
半導体装置の製造方法である。
【００１２】なお、前記の支持層（７）の材料は多結晶
シリコンまたは非晶質シリコンであり、前記の空洞
（８）の埋め込み材料は酸化シリコンまたは多結晶シリ
コンであることが望ましい。
シリコンまたは非晶質シリコンであり、前記の空洞
（８）の埋め込み材料は酸化シリコンまたは多結晶シリ
コンであることが望ましい。
【００１３】
【作用】薄膜ＳＯＩ基板を構成する絶縁膜が熱酸化膜以
外の場合、例えばＣＶＤ法、ＳＩＭＯＸ法等を使用して
形成される場合には、絶縁膜とＰＮ接合領域との界面に
未結合手が存在し、この未結合手を介してＰＮ接合領域
にリーク電流が発生する。そこで、ＰＮ接合領域に接す
る絶縁膜をすべて熱酸化膜をもって形成し、ＰＮ接合領
域と絶縁膜との界面に未結合手が存在しないようにする
ことによってＰＮ接合領域に発生するリーク電流を防ぐ
ことができる。
外の場合、例えばＣＶＤ法、ＳＩＭＯＸ法等を使用して
形成される場合には、絶縁膜とＰＮ接合領域との界面に
未結合手が存在し、この未結合手を介してＰＮ接合領域
にリーク電流が発生する。そこで、ＰＮ接合領域に接す
る絶縁膜をすべて熱酸化膜をもって形成し、ＰＮ接合領
域と絶縁膜との界面に未結合手が存在しないようにする
ことによってＰＮ接合領域に発生するリーク電流を防ぐ
ことができる。
【００１４】
【実施例】以下、図面を参照して、本発明の二つの実施
例に係る半導体装置の製造方法について説明する。
例に係る半導体装置の製造方法について説明する。
【００１５】第１例
図２（ａ）に示すように、ＳＩＭＯＸ法、張り合わせ法
等を使用して、シリコン基板１上に３０００Å厚の二酸
化シリコン絶縁膜２を介して１５００Å厚の単結晶シリ
コン層３が形成されたＳＯＩ基板を形成する。
等を使用して、シリコン基板１上に３０００Å厚の二酸
化シリコン絶縁膜２を介して１５００Å厚の単結晶シリ
コン層３が形成されたＳＯＩ基板を形成する。
【００１６】図２（ｂ）に示すように、８５０℃の温度
で熱酸化して約１００Å厚の熱酸化膜４を形成し、次い
で、約１０００Å厚の多結晶シリコン膜と約５００Å厚
のタングステンシリサイド膜とを順次積層形成し、四フ
ッ化炭素を反応ガスとする反応性イオンエッチング法を
使用して、前記の多結晶シリコン膜とタングステンシリ
サイド膜との積層体をパターニングしてゲート電極５を
形成する。
で熱酸化して約１００Å厚の熱酸化膜４を形成し、次い
で、約１０００Å厚の多結晶シリコン膜と約５００Å厚
のタングステンシリサイド膜とを順次積層形成し、四フ
ッ化炭素を反応ガスとする反応性イオンエッチング法を
使用して、前記の多結晶シリコン膜とタングステンシリ
サイド膜との積層体をパターニングしてゲート電極５を
形成する。
【００１７】図３（ａ）に示すように、ゲート電極５を
マスクにしてヒ素イオンを打ち込みエネルギー５０Ｋｅ
Ｖ、ドーズ量３×１０13／ｃｍ2 をもってイオン注入
し、ソースＳとドレインＤとを形成する。
マスクにしてヒ素イオンを打ち込みエネルギー５０Ｋｅ
Ｖ、ドーズ量３×１０13／ｃｍ2 をもってイオン注入
し、ソースＳとドレインＤとを形成する。
【００１８】図３（ｂ）に示すように、プラズマＣＶＤ
法を使用して全面に１０００Å厚の窒化シリコン膜６を
形成し、次いで、反応性イオンエッチング法を使用し、
四フッ化炭素と水素との混合ガスを使用して窒化シリコ
ン膜６を、四塩化炭素を使用して単結晶シリコン層３
を、四フッ化炭素と水素との混合ガスを使用して二酸化
シリコン膜２・４をそれぞれエッチングして素子形成領
域をメサ状に残留する。
法を使用して全面に１０００Å厚の窒化シリコン膜６を
形成し、次いで、反応性イオンエッチング法を使用し、
四フッ化炭素と水素との混合ガスを使用して窒化シリコ
ン膜６を、四塩化炭素を使用して単結晶シリコン層３
を、四フッ化炭素と水素との混合ガスを使用して二酸化
シリコン膜２・４をそれぞれエッチングして素子形成領
域をメサ状に残留する。
【００１９】図４（ａ）に示すように、熱ＣＶＤ法を使
用して多結晶シリコンを２０００Å厚に堆積して支持層
７を形成する。図４（ｂ）に示すように、反応性イオン
エッチングをなして、メサ状の素子形成領域の両端面
（紙面に垂直方向の手前側と奥側）に形成されている多
結晶シリコンよりなる支持層７を除去し、次いで、１％
濃度のフッ酸液を使用して二酸化シリコン絶縁膜２を除
去して空洞８を形成する。
用して多結晶シリコンを２０００Å厚に堆積して支持層
７を形成する。図４（ｂ）に示すように、反応性イオン
エッチングをなして、メサ状の素子形成領域の両端面
（紙面に垂直方向の手前側と奥側）に形成されている多
結晶シリコンよりなる支持層７を除去し、次いで、１％
濃度のフッ酸液を使用して二酸化シリコン絶縁膜２を除
去して空洞８を形成する。
【００２０】図５（ａ）に示すように、反応性イオンエ
ッチングを使用して多結晶シリコンよりなる支持層７を
エッチングし、メサ状の素子形成領域の側壁のみに支持
層７を残留する。
ッチングを使用して多結晶シリコンよりなる支持層７を
エッチングし、メサ状の素子形成領域の側壁のみに支持
層７を残留する。
【００２１】図５（ｂ）に示すように、８５０℃の温度
で熱酸化して１００Å厚の熱酸化膜９を空洞８の内面並
びに支持層７及びシリコン基板１の表面にそれぞれ形成
する。
で熱酸化して１００Å厚の熱酸化膜９を空洞８の内面並
びに支持層７及びシリコン基板１の表面にそれぞれ形成
する。
【００２２】図６（ａ）に示すように、熱ＣＶＤ法を使
用して二酸化シリコン層10を１５００Å厚に形成する。
熱ＣＶＤ法は等方性であるので、空洞８は二酸化シリコ
ン層10をもって完全に埋め込まれる。
用して二酸化シリコン層10を１５００Å厚に形成する。
熱ＣＶＤ法は等方性であるので、空洞８は二酸化シリコ
ン層10をもって完全に埋め込まれる。
【００２３】図６（ｂ）に示すように、ＯＣＤ、ＳＯＧ
等の液体ガラス11を塗布して表面を平坦化する。図１
（ａ）に示すように、反応性イオンエッチングをなし
て、素子形成領域をメサ状に残留し、８５０℃の温度で
熱酸化して単結晶シリコン層３の側壁に熱酸化膜12を形
成する。
等の液体ガラス11を塗布して表面を平坦化する。図１
（ａ）に示すように、反応性イオンエッチングをなし
て、素子形成領域をメサ状に残留し、８５０℃の温度で
熱酸化して単結晶シリコン層３の側壁に熱酸化膜12を形
成する。
【００２４】図１（ｂ）に示すように、熱ＣＶＤ法を使
用して二酸化シリコン膜13を形成する。以下、図示しな
いが、周知の方法を使用して電極・配線を形成する。
用して二酸化シリコン膜13を形成する。以下、図示しな
いが、周知の方法を使用して電極・配線を形成する。
【００２５】第２例
図７（ａ）に、シリコン基板１上に二酸化シリコン絶縁
膜２を介して単結晶シリコン層３が形成されているＳＯ
Ｉ基板を示す。
膜２を介して単結晶シリコン層３が形成されているＳＯ
Ｉ基板を示す。
【００２６】図７（ｂ）に示すように、プラズマＣＶＤ
法を使用して単結晶シリコン層３上に窒化シリコン膜６
を１０００Å厚に形成する。図８（ａ）に示すように、
反応性イオンエッチング法を使用し、四フッ化炭素と水
素との混合ガスを使用して窒化シリコン膜６を、四塩化
炭素を使用して単結晶シリコン層３を、四フッ化炭素と
水素との混合ガスを使用して二酸化シリコン膜２をそれ
ぞれエッチングして、素子形成予定領域を例えば幅５μ
ｍのメサ状に残留する。
法を使用して単結晶シリコン層３上に窒化シリコン膜６
を１０００Å厚に形成する。図８（ａ）に示すように、
反応性イオンエッチング法を使用し、四フッ化炭素と水
素との混合ガスを使用して窒化シリコン膜６を、四塩化
炭素を使用して単結晶シリコン層３を、四フッ化炭素と
水素との混合ガスを使用して二酸化シリコン膜２をそれ
ぞれエッチングして、素子形成予定領域を例えば幅５μ
ｍのメサ状に残留する。
【００２７】図８（ｂ）に示すように、熱ＣＶＤ法を使
用して多結晶シリコンを２０００Å厚に堆積し、支持層
７を形成する。図９（ａ）に示すように、反応性イオン
エッチングをなしてメサ状の素子形成予定領域の両端面
（紙面に垂直方向の手前側と奥側）に形成されている多
結晶シリコンよりなる支持層７を除去し、次いで、１％
濃度のフッ酸液を使用して二酸化シリコン膜２を除去し
て空洞８を形成する。
用して多結晶シリコンを２０００Å厚に堆積し、支持層
７を形成する。図９（ａ）に示すように、反応性イオン
エッチングをなしてメサ状の素子形成予定領域の両端面
（紙面に垂直方向の手前側と奥側）に形成されている多
結晶シリコンよりなる支持層７を除去し、次いで、１％
濃度のフッ酸液を使用して二酸化シリコン膜２を除去し
て空洞８を形成する。
【００２８】図９（ｂ）に示すように、反応性イオンエ
ッチング法を使用して支持層７をエッチングし、単結晶
シリコン層３と窒化シリコン膜６との側壁に支持層７を
残留する。
ッチング法を使用して支持層７をエッチングし、単結晶
シリコン層３と窒化シリコン膜６との側壁に支持層７を
残留する。
【００２９】図10（ａ）に示すように、８５０℃の温度
で熱酸化し、空洞８の内面と支持層７の表面とシリコン
基板１の表面とにそれぞれ熱酸化膜９を１００Å厚に形
成する。
で熱酸化し、空洞８の内面と支持層７の表面とシリコン
基板１の表面とにそれぞれ熱酸化膜９を１００Å厚に形
成する。
【００３０】図10（ｂ）に示すように、熱ＣＶＤ法を使
用して二酸化シリコン層10を１５００Å厚に形成する。
熱ＣＶＤ法は等方性であるので、空洞８内は完全に二酸
化シリコン層10をもって埋め込まれる。
用して二酸化シリコン層10を１５００Å厚に形成する。
熱ＣＶＤ法は等方性であるので、空洞８内は完全に二酸
化シリコン層10をもって埋め込まれる。
【００３１】図11（ａ）に示すように、反応性イオンエ
ッチングをなして空洞８内を除く領域の二酸化シリコン
層10と熱酸化膜９とを除去する。図11（ｂ）に示すよう
に、リン酸を使用して窒化シリコン膜６を除去し、次い
で、８５０℃の温度で熱酸化して熱酸化膜４を１５０Å
厚に形成する。
ッチングをなして空洞８内を除く領域の二酸化シリコン
層10と熱酸化膜９とを除去する。図11（ｂ）に示すよう
に、リン酸を使用して窒化シリコン膜６を除去し、次い
で、８５０℃の温度で熱酸化して熱酸化膜４を１５０Å
厚に形成する。
【００３２】図12（ａ）に示すように、１０００Å厚の
多結晶シリコン膜と２０００Å厚のタングステンシリサ
イド膜との積層膜を形成し、この積層膜をパターニング
してゲート電極５を形成し、ゲート電極５をマスクにし
てヒ素イオンを注入エネルギー５０ＫｅＶ、ドーズ量３
×１０13をもって熱酸化膜９にダメージを与えないよう
にイオン注入してソースＳとドレインＤとを形成する。
多結晶シリコン膜と２０００Å厚のタングステンシリサ
イド膜との積層膜を形成し、この積層膜をパターニング
してゲート電極５を形成し、ゲート電極５をマスクにし
てヒ素イオンを注入エネルギー５０ＫｅＶ、ドーズ量３
×１０13をもって熱酸化膜９にダメージを与えないよう
にイオン注入してソースＳとドレインＤとを形成する。
【００３３】図12（ｂ）に示すように、熱ＣＶＤ法を使
用して二酸化シリコン層14を５０００Å厚に形成し、次
いで、ＯＣＤ、ＳＯＧ等の液体ガラス11を塗布して表面
を平坦化する。
用して二酸化シリコン層14を５０００Å厚に形成し、次
いで、ＯＣＤ、ＳＯＧ等の液体ガラス11を塗布して表面
を平坦化する。
【００３４】図13（ａ）に示すように、反応性イオンエ
ッチングをなして素子形成領域をメサ状に形成する。次
いで、８５０℃の温度で熱酸化して１００Å厚の熱酸化
膜12を単結晶シリコン層３の側壁とシリコン基板１の表
面とに形成する。なお、この熱酸化工程において、先に
ソース・ドレイン領域にイオン注入されているヒ素の活
性化が同時になされる。
ッチングをなして素子形成領域をメサ状に形成する。次
いで、８５０℃の温度で熱酸化して１００Å厚の熱酸化
膜12を単結晶シリコン層３の側壁とシリコン基板１の表
面とに形成する。なお、この熱酸化工程において、先に
ソース・ドレイン領域にイオン注入されているヒ素の活
性化が同時になされる。
【００３５】図13（ｂ）に示すように、熱ＣＶＤ法を使
用して二酸化シリコン保護膜13を形成する。以下、図示
しないが、周知の方法を使用して電極・配線を形成す
る。
用して二酸化シリコン保護膜13を形成する。以下、図示
しないが、周知の方法を使用して電極・配線を形成す
る。
【００３６】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置及びその製造方法においては、半導体装置のＰＮ
接合領域をすべて熱酸化膜をもって保護することによっ
てＰＮ接合領域と熱酸化膜との界面に未結合手が存在し
ないようにしているので、ＰＮ接合領域にリーク電流が
発生することがなくなり、ＳＯＩ基板を使用することに
よる長所が十分発揮され、集積度が高く、特性の良好な
半導体装置が得られる。
体装置及びその製造方法においては、半導体装置のＰＮ
接合領域をすべて熱酸化膜をもって保護することによっ
てＰＮ接合領域と熱酸化膜との界面に未結合手が存在し
ないようにしているので、ＰＮ接合領域にリーク電流が
発生することがなくなり、ＳＯＩ基板を使用することに
よる長所が十分発揮され、集積度が高く、特性の良好な
半導体装置が得られる。
【図１】本発明の第１実施例に係る半導体装置の製造工
程図（その６）である。
程図（その６）である。
【図２】本発明の第１実施例に係る半導体装置の製造工
程図（その１）である。
程図（その１）である。
【図３】本発明の第１実施例に係る半導体装置の製造工
程図（その２）である。
程図（その２）である。
【図４】本発明の第１実施例に係る半導体装置の製造工
程図（その３）である。
程図（その３）である。
【図５】本発明の第１実施例に係る半導体装置の製造工
程図（その４）である。
程図（その４）である。
【図６】本発明の第１実施例に係る半導体装置の製造工
程図（その５）である。
程図（その５）である。
【図７】本発明の第２実施例に係る半導体装置の製造工
程図（その１）である。
程図（その１）である。
【図８】本発明の第２実施例に係る半導体装置の製造工
程図（その２）である。
程図（その２）である。
【図９】本発明の第２実施例に係る半導体装置の製造工
程図（その３）である。
程図（その３）である。
【図10】本発明の第２実施例に係る半導体装置の製造工
程図（その４）である。
程図（その４）である。
【図11】本発明の第２実施例に係る半導体装置の製造工
程図（その５）である。
程図（その５）である。
【図12】本発明の第２実施例に係る半導体装置の製造工
程図（その６）である。
程図（その６）である。
【図13】本発明の第２実施例に係る半導体装置の製造工
程図（その７）である。
程図（その７）である。
１ 半導体基板（シリコン基板）
２ 絶縁膜（二酸化シリコン膜）
３ 単結晶半導体層（単結晶シリコン層）
４ 熱酸化膜
５ ゲート
６ 窒化シリコン膜
７ 支持層（多結晶シリコン層）
８ 空洞
９ 熱酸化膜
10 二酸化シリコン層
11 液体ガラス層
12 熱酸化膜
13・14 二酸化シリコン膜
Ｓ ソース
Ｄ ドレイン
Claims (4)
- 【請求項１】 半導体基板（１）上に絶縁膜（２）を介
して単結晶半導体層（３）が形成されてなるＳＯＩ基板
に形成されてなる半導体装置において、 前記半導体装置に設けられたＰＮ接合領域が前記半導体
基板（１）上において熱酸化膜（９・12）をもって包囲
されてなることを特徴とする半導体装置。 - 【請求項２】 半導体基板（１）上に絶縁膜（２）を介
して単結晶半導体層（３）が形成されてなるＳＯＩ基板
に半導体素子を形成し、 該半導体素子の形成されたＳＯＩ基板をパターニングし
て、半導体素子形成領域の前記単結晶半導体層（３）と
絶縁膜（２）とをメサ状に残留し、 該メサ状に残留する単結晶半導体層（３）と絶縁膜
（２）とを支持層（７）をもって支持した後、前記半導
体素子下部の前記絶縁膜（２）を除去して空洞（８）を
形成し、 該空洞（８）の内壁に熱酸化膜（９）を形成した後、該
空洞（８）を埋め込み、 前記単結晶シリコン層（３）の側壁に熱酸化膜（12）を
形成する工程を有することを特徴とする半導体装置の製
造方法。 - 【請求項３】 半導体基板（１）上に絶縁膜（２）を介
して単結晶半導体層（３）が形成されてなるＳＯＩ基板
をパターニングして、半導体素子形成領域の前記単結晶
半導体層（３）と絶縁膜（２）とをメサ状に残留し、 該メサ状に残留する単結晶半導体層（３）と絶縁膜
（２）とを支持層（７）をもって支持した後、前記半導
体素子形成領域下部の前記絶縁膜（２）を除去して空洞
（８）を形成し、 該空洞（８）の内壁に熱酸化膜（９）を形成した後、該
空洞（８）を埋め込み、 前記メサ状に残留する単結晶半導体層（３）に半導体素
子を形成し、 前記単結晶半導体層（３）の側壁に熱酸化膜（12）を形
成する工程を有することを特徴とする半導体装置の製造
方法。 - 【請求項４】 前記支持層（７）の材料は多結晶シリコ
ンまたは非晶質シリコンであり、前記空洞（８）の埋め
込み材料は酸化シリコンまたは多結晶シリコンであるこ
とを特徴とする請求項２または３記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17010591A JPH0521465A (ja) | 1991-07-10 | 1991-07-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17010591A JPH0521465A (ja) | 1991-07-10 | 1991-07-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521465A true JPH0521465A (ja) | 1993-01-29 |
Family
ID=15898731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17010591A Withdrawn JPH0521465A (ja) | 1991-07-10 | 1991-07-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521465A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004349702A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | シリコン・オン・ナッシング製造プロセス |
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| US7541258B2 (en) | 2004-12-01 | 2009-06-02 | Seiko Epson Corporation | Method of manufacturing semiconductor substrate and method of manufacturing semiconductor device |
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| JP2015043455A (ja) * | 2003-02-24 | 2015-03-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-07-10 JP JP17010591A patent/JPH0521465A/ja not_active Withdrawn
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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