JP2006108205A

JP2006108205A - 半導体基板の製造方法および半導体装置の製造方法

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Publication number: JP2006108205A
Application number: JP2004289640A
Authority: JP
Inventors: Hiroshi Kanemoto; 啓金本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-10-01
Filing date: 2004-10-01
Publication date: 2006-04-20
Anticipated expiration: 2024-10-01
Also published as: JP4595474B2

Abstract

【課題】ウェハの裏面に半導体層が形成されることを防止しつつ、ウェハの表面に高品質の半導体層を選択的に形成する。
【解決手段】半導体基板１の熱酸化を行うことにより、半導体基板１の表面に熱酸化膜５１を形成し、開口部Ｈ１が形成されたレジスト膜Ｒ１をマスクとして、熱酸化膜５１のドライエッチングを行うことにより、ＳＯＩ形成領域Ｅ１の熱酸化膜５１を薄膜化し、ＳＯＩ形成領域Ｅ１の熱酸化膜５１をウェットエッチングにて除去することにより、ＳＯＩ形成領域Ｅ１の半導体基板１の表面を露出させ、熱酸化膜５１をマスクとしてエピタキシャル成長を行うことにより、第１半導体層５および第２半導体層６を半導体基板１上のＳＯＩ形成領域Ｅ１に順次選択的に形成する。
【選択図】図１

Description

本発明は半導体基板の製造方法および半導体装置の製造方法に関し、特に、特に、（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタの製造方法に適用して好適なものである。

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｇｅｎ）基板や貼り合わせ基板などが用いられている。

また、例えば、非特許文献１には、ＳＯＮ（ＳｉｌｉｃｏｎＯｎＮｏｔｈｉｎｇ）基板上にゲート電極を形成する方法が開示されている。すなわち、この方法では、Ｓｉ／ＳｉＧｅ／Ｓｉの積層構造を有する半導体基板上にゲート電極を形成する。そして、ゲート電極の両側のＳｉ／ＳｉＧｅ／Ｓｉ層のエッチングを行うことにより、ゲート電極の両側のＳｉＧｅ層を露出させる。そして、ウェットエッチングにてＳｉＧｅ層を選択的に除去することにより、ゲート電極が配置されたＳｉ層の下に空洞を形成する。そして、ゲート電極の両側にエピタキシャル成長を選択的に行った後、イオン注入を行うことにより、ゲート電極の両側にソース／ドレイン層を形成する。
Ｍ．Ｊｕｒｃｚａｋ，Ｔ．Ｓｋｏｔｎｉｃｋｉ，Ｍ．Ｐａｏｌｉ，Ｂ．Ｔｏｒｍｅｎ，Ｊ−Ｌ．Ｒｅｇｏｌｉｎｉ，Ｃ．Ｍｏｒｉｎ，Ａ．Ｓｃｈｉｔｔｚ，Ｊ．Ｍａｒｔｉｎｓ，Ｒ．Ｐａｎｔｅｌ，Ｊ．Ｇａｌｖｉｅｒ．"ＳＯＮ（ＳｉｌｉｃｏｎＯｎＮｏｔｈｉｎｇ）−ＡＮＥＷＤＥＶＩＣＥＡＲＣＨＩＴＥＣＴＵＲＦＯＲＴＨＥＲＵＬＳＩＥＲＡ．" １９９９ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＴｅｃｈｎｏｔｏｇｙＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓｐｐ．２９−３０

しかしながら、ＳｉＧｅをエピタキシャル成長させると、ウェハの表面だけでなく、ウェハの裏面にもＳｉＧｅが形成される。ここで、ＳｉＧｅが露出していると、ＳｉＧｅの選択エッチングの際に裏面のＳｉＧｅも除去することができるが、ＳｉＧｅ上に連続してＳｉを積層させると、ウェハの裏面に形成されたＳｉＧｅがＳｉで覆われる。このため、ＳｉＧｅの選択エッチングを行った場合においても、裏面のＳｉＧｅがそのまま残存する。

そして、ウェハの裏面にＳｉＧｅが残っていると、ゲート酸化工程でウェハを酸化炉に入れた時に、Ｇｅが外方拡散し酸化炉を汚染する。ＳｉＧｅを熱酸化して形成したゲート酸化膜は膜質が悪いことが知られており、Ｇｅにて酸化炉が汚染されると、その度合いによってはゲート酸化膜は膜質が劣化する。従って、Ｇｅを酸化炉に入れることは避けなければならず、ウェハの裏面にＳｉ／ＳｉＧｅをエピタキシャル成長させないようにする必要がある。

ウェハの裏面にＳｉ／ＳｉＧｅをエピタキシャル成長させないようにするために、ウェハの裏面にＳｉＯ₂膜が形成された状態で、ウェハの表面にＳｉ／ＳｉＧｅをエピタキシャル成長させる方法がある。ここで、ウェハの表面にＳｉ／ＳｉＧｅを選択的に成長させる場合、ウェハ全面を熱酸化し、フォトリソグラフィー技術によってレジストパターンを形成し、希フッ酸処理によってＳｉＯ₂膜に窓を開けることが行われ、同時にウェハの裏面に形成されたＳｉＯ₂膜が除去される。このため、ウェハの裏面にＳｉＯ₂膜が形成された状態で、ウェハの表面にＳｉ／ＳｉＧｅをエピタキシャル成長させるためには、ＳｉＯ₂膜が形成されたウェハの希フッ酸処理を行うことができなくなる。

一方、希フッ酸処理ではなく、ドライエッチングによってＳｉＯ₂膜に窓を開ければ、ウェハの裏面に形成されたＳｉＯ₂膜はエッチングされないので、ウェハの裏面にＳｉＯ₂膜が形成された状態で、ウェハの表面にＳｉ／ＳｉＧｅをエピタキシャル成長させることができる。
しかし、ドライエッチングによってＳｉＯ₂膜に窓を開けると、ウェハの表面がダメージを受けるので、ウェハ上にエピタキシャル成長されるＳｉ／ＳｉＧｅ層に欠陥が発生するという問題があった。

そこで、本発明の目的は、ウェハの裏面に半導体層が形成されることを防止しつつ、ウェハの表面に高品質の半導体層を選択的に形成することが可能な半導体基板の製造方法および半導体装置の製造方法を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板の熱酸化により前記半導体基板の表面に熱酸化膜を形成する工程と、前記半導体基板上の一部の領域を露出させるレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記熱酸化膜のドライエッチングを行うことにより、前記半導体基板上の一部の領域の熱酸化膜を薄膜化する工程と、前記薄膜化された熱酸化膜をウェットエッチングにて除去することにより、前記半導体基板の表面の一部を露出させる工程と、前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記半導体基板の表面の一部に第１半導体層を選択的に形成する工程と、前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする。

これにより、半導体基板の裏面の熱酸化膜を半導体基板上の一部の領域の熱酸化膜よりも厚く残したまま、半導体基板上の一部の領域の熱酸化膜をウェットエッチングにて除去することができる。このため、半導体基板の裏面に熱酸化膜を残した上で、半導体基板上の一部の領域に及ぶダメージを抑制しつつ、半導体基板上の一部の領域を露出させることができる。この結果、半導体基板の裏面に第１および第２半導体層が成長することを防止しつつ、半導体基板上の一部の領域に第１および第２半導体層を選択的に成長させることができる。

従って、半導体基板の裏面に第１半導体層が残ったままで、ウェハが酸化炉に入ることを避けることができ、第１半導体層の成分の外方拡散により酸化炉が汚染されることを防止することができる。この結果、第２半導体層上に形成される酸化膜の膜質の劣化を防止することができ、第２半導体層上に形成されるトランジスタの品質の劣化を防止することができる。

また、第１半導体層よりも第２半導体層のエッチング時の選択比を小さくすることにより、第２半導体層を残したまま第１半導体層を除去することが可能となり、第２半導体層下に空洞部を形成することが可能となる。さらに、第２半導体層を絶縁膜にて覆うことにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層を絶縁膜にて半導体基板上に支持することが可能となる。また、第１半導体層の端部の一部を露出させる開口部を絶縁膜に設けることにより、第１半導体層上に第２半導体層が積層された場合においても、エッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま第１半導体層を除去することが可能となるとともに、第２半導体層の熱酸化により、第２半導体層下の空洞部に酸化膜を形成することが可能となる。このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を酸化膜上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。

また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板の熱酸化により前記半導体基板の表面に熱酸化膜を形成する工程と、前記熱酸化膜よりもエッチングレートの小さな保護膜を前記熱酸化膜の表面に形成する工程と、前記半導体基板上の一部の領域を露出させるレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記保護膜のドライエッチングを行うことにより、前記半導体基板上の一部の領域の保護膜を除去する工程と、前記保護膜が除去された熱酸化膜をウェットエッチングにて除去することにより、前記半導体基板の表面の一部を露出させる工程と、前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記半導体基板の表面の一部に第１半導体層を選択的に形成する工程と、前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする。

これにより、半導体基板の裏面の熱酸化膜を保護膜で保護しながら、半導体基板上の一部の領域の熱酸化膜をウェットエッチングにて除去することができる。このため、半導体基板の裏面に熱酸化膜を残した上で、半導体基板上の一部の領域に及ぶダメージを抑制しつつ、半導体基板上の一部の領域を露出させることができる。この結果、半導体基板の裏面に第１および第２半導体層が成長することを防止しつつ、半導体基板上の一部の領域に第１および第２半導体層を選択的に成長させることができる。

また、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を酸化膜上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質を向上させることが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の熱酸化により前記半導体基板の表面に熱酸化膜を形成する工程と、前記半導体基板上の一部の領域を露出させるレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記熱酸化膜のドライエッチングを行うことにより、前記半導体基板上の一部の領域の熱酸化膜を薄膜化する工程と、前記薄膜化された熱酸化膜をウェットエッチングにて除去することにより、前記半導体基板の表面の一部を露出させる工程と、前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記半導体基板の表面の一部に第１半導体層を選択的に形成する工程と、前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。

これにより、第１半導体層の成分の外方拡散による酸化炉が汚染を防止することが可能となり、第２半導体層上に形成される酸化膜の膜質の劣化を防止することが可能となるとともに、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を酸化膜上に配置することが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質を向上させることが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の熱酸化により前記半導体基板の表面に熱酸化膜を形成する工程と、前記熱酸化膜よりもエッチングレートの小さな保護膜を前記熱酸化膜の表面に形成する工程と、前記半導体基板上の一部の領域を露出させるレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記保護膜のドライエッチングを行うことにより、前記半導体基板上の一部の領域の保護膜を除去する工程と、前記保護膜が除去された熱酸化膜をウェットエッチングにて除去することにより、前記半導体基板の表面の一部を露出させる工程と、前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記半導体基板の表面の一部に第１半導体層を選択的に形成する工程と、前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。

以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体基板の製造方法を示す断面図である。
図１（ａ）において、半導体基板１の熱酸化を行うことにより、半導体基板１の表面に熱酸化膜５１を形成する。ここで、半導体基板１の熱酸化はウェハの状態で行われ、半導体基板１の裏面にも熱酸化膜５１が形成される。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。

次に、図１（ｂ）に示すように、熱酸化膜５１が形成された半導体基板１上にレジスト膜Ｒ１を形成する。そして、フォトリソグラフィー技術を用いてレジスト膜Ｒ１をパターニングすることにより、ＳＯＩ形成領域Ｅ１の熱酸化膜５１を露出させる開口部Ｈ１をレジスト膜Ｒ１に形成する。なお、熱酸化膜５１の膜厚は、例えば、５００Å程度とすることができる。

次に、図１（ｃ）に示すように、開口部Ｈ１が形成されたレジスト膜Ｒ１をマスクとして、熱酸化膜５１のドライエッチングを行うことにより、ＳＯＩ形成領域Ｅ１の熱酸化膜５１を薄膜化する。ここで、ＳＯＩ形成領域Ｅ１の熱酸化膜５１が完全に除去されないようにするため、エッチングレートを低くすることが好ましい。なお、薄膜化された熱酸化膜５１の膜厚は、例えば、２５０Å程度とすることができる。

次に、図１（ｄ）に示すように、半導体基板１上のレジスト膜Ｒ１を除去する。そして、ＳＯＩ形成領域Ｅ１の熱酸化膜５１をウェットエッチングにて除去することにより、ＳＯＩ形成領域Ｅ１の半導体基板１の表面を露出させる。なお、ＳＯＩ形成領域Ｅ１の半導体基板１の表面が露出されると、ウェットエッチングを直ちに終了させ、ＳＯＩ形成領域Ｅ１以外の熱酸化膜５１が半導体基板１上に残るようにする。

次に、図１（ｅ）に示すように、熱酸化膜５１をマスクとしてエピタキシャル成長を行うことにより、第１半導体層５および第２半導体層６を半導体基板１上のＳＯＩ形成領域Ｅ１に順次選択的に形成する。ここで、ＳＯＩ形成領域Ｅ１の熱酸化膜５１をウェットエッチングにて除去することにより、ＳＯＩ形成領域Ｅ１の半導体基板１がダメージを受けることを防止することができ、半導体基板１上に形成される第１半導体層５および第２半導体層６の結晶品質を向上させることができる。また、半導体基板１の裏面に熱酸化膜５１を残したままエピタキシャル成長を行うことにより、第１半導体層５および第２半導体層６が半導体基板１の裏面に形成されないようにすることができる。

なお、第１半導体層５は、半導体基板１および第２半導体層６よりもエッチング時の選択比が大きな材質を用いることができ、第１半導体層５および第２半導体層６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層５としてＳｉＧｅ、第２半導体層６してＳｉを用いることが好ましい。これにより、第１半導体層５と第２半導体層６との間の格子整合をとることを可能としつつ、第１半導体層５と第２半導体層６との間のエッチング時の選択比を確保することができる。なお、第１半導体層５および第２半導体層６の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。

図２および図４は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図、図３（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図３（ｂ）は、図３（ａ）のＡ−Ａ´線で切断した断面図、図３（ｃ）は、図３（ａ）のＢ−Ｂ´線で切断した断面図である。
図２（ａ）において、第１半導体層５および第２半導体層６が半導体基板１上のＳＯＩ形成領域Ｅ１に形成されると、第２半導体層６の熱酸化により第２半導体層６および半導体基板１の表面に犠牲酸化膜４を形成する。なお、犠牲酸化膜４の膜厚は、例えば、１０ｎｍ程度とすることができる。

次に、図２（ｂ）に示すように、第２半導体層６が覆われるようにして犠牲酸化膜４上に、ＣＶＤなどの方法により酸化防止膜８を形成する。なお、酸化防止膜８としては、例えば、シリコン窒化膜を用いることができる。
次に、図３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜８および犠牲酸化膜４をパターニングすることにより、第１半導体層５の端部の一部を露出させる開口面９を酸化防止膜８および犠牲酸化膜４に形成する。ここで、第１半導体層５の端部の一部を露出させる場合、第１半導体層５の端部の残りの一部は酸化防止膜８で覆われたままにする。

そして、開口面９を介してエッチングガスまたはエッチング液を第１半導体層５に接触させることにより、第１半導体層５をエッチング除去し、半導体基板１と第２半導体層６との間に空洞部１０を形成する。
ここで、第１半導体層５の端部の一部を露出させる開口面９を酸化防止膜８に形成することにより、第２半導体層６下の第１半導体層５にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板１と第２半導体層６との間に空洞部１０を形成することができる。また、第１半導体層５の端部の残りの一部は酸化防止膜８で覆われたままにすることにより、第１半導体層５が除去された場合においても、第２半導体層６を酸化防止膜８にて半導体基板１上で支持することが可能となる。

なお、半導体基板１および第２半導体層６がＳｉ、第１半導体層５がＳｉＧｅの場合、第１半導体層５のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層６のオーバーエッチングを抑制しつつ、第１半導体層５を除去することが可能となる。

次に、図４（ａ）に示すように、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に酸化膜１１を形成するとともに、ＳＯＩ形成領域Ｅ１の周囲に素子分離膜３を形成する。なお、酸化膜１１を形成した後、高温アニールを行うようにしてもよい。次に、図４（ｂ）に示すように、酸化防止膜８および犠牲酸化膜４を除去することにより、第２半導体層６の表面を露出させる。

次に、図４（ｃ）に示すように、第２半導体層６の表面の熱酸化を行うことにより、第２半導体層６の表面にゲート絶縁膜２０を形成する。そして、ゲート絶縁膜２０が形成された第２半導体層６上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層６上にゲート電極２１を形成する。

次に、ゲート電極２１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６内にイオン注入することにより、ゲート電極２１の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層６に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層６上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２１の側壁にサイドウォール２２を形成する。そして、ゲート電極２１およびサイドウォール２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６内にイオン注入することにより、サイドウォール２２の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２３を第２半導体層６に形成する。

ここで、半導体基板１の裏面に熱酸化膜５１が形成された状態で第１半導体層５および第２半導体層６のエピタキシャル成長を行うことにより、第１半導体層５および第２半導体層６が半導体基板１の裏面に形成されないようにすることができる。このため、半導体基板の裏面に第１半導体層５が残ったままで、半導体基板１が酸化炉に入ることを避けることができ、第１半導体層５の成分の外方拡散により酸化炉が汚染されることを防止することができる。この結果、第２半導体層６上に形成されるゲート絶縁膜２０の膜質の劣化を防止することができ、第２半導体層６上に形成されるトランジスタの品質の劣化を防止することができる。

また、半導体基板１と第２半導体層６との間の空洞部１０に酸化膜１１を形成することにより、ＳＯＩ基板を用いることなく、第２半導体層６上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質を向上させることが可能となる。
図５は、本発明の第２実施形態に係る半導体基板の製造方法を示す断面図である。

図５において、半導体基板１の熱酸化を行うことにより、半導体基板１の表面に熱酸化膜６１を形成する。ここで、半導体基板１の熱酸化はウェハの状態で行われ、半導体基板１の裏面にも熱酸化膜６１が形成される。そして、ＣＶＤなどの方法により、熱酸化膜６１よりもエッチングレートの小さな保護膜６２を熱酸化膜６１の表面に形成する。なお、保護膜６２としては、例えば、シリコン窒化膜を用いることができる。ここで、ＣＶＤにて保護膜６２を熱酸化膜６１の表面に形成することにより、半導体基板１の裏面にも保護膜６２を形成することができる。

次に、図５（ｂ）に示すように、熱酸化膜６１および保護膜６２が形成された半導体基板１上にレジスト膜Ｒ２を形成する。そして、フォトリソグラフィー技術を用いてレジスト膜Ｒ２をパターニングすることにより、ＳＯＩ形成領域Ｅ２の熱酸化膜６１を露出させる開口部Ｈ２をレジスト膜Ｒ２に形成する。
次に、図５（ｃ）に示すように、開口部Ｈ２が形成されたレジスト膜Ｒ２をマスクとして、保護膜６２のドライエッチングを行うことにより、ＳＯＩ形成領域Ｅ２の保護膜６２を除去する。

次に、図５（ｄ）に示すように、半導体基板１上のレジスト膜Ｒ２を除去する。そして、ＳＯＩ形成領域Ｅ１の熱酸化膜６１をウェットエッチングにて除去することにより、ＳＯＩ形成領域Ｅ２の半導体基板１の表面を露出させる。
次に、図５（ｅ）に示すように、熱酸化膜６１をマスクとしてエピタキシャル成長を行うことにより、第１半導体層５および第２半導体層６を半導体基板１上のＳＯＩ形成領域Ｅ２に順次選択的に形成する。そして、半導体基板１上の保護膜６２を除去した後、図２〜図４の工程を経ることにより、ＳＯＩ形成領域Ｅ２のＳＯＩトランジスタを形成することができる。

これにより、半導体基板１の裏面の熱酸化膜６１を保護膜６２で保護しながら、半導体基板１上のＳＯＩ形成領域Ｅ２の熱酸化膜６１をウェットエッチングにて除去することができる。このため、半導体基板１の裏面に熱酸化膜６１を残した上で、半導体基板上のＳＯＩ形成領域Ｅ２に及ぶダメージを抑制しつつ、半導体基板１上のＳＯＩ形成領域Ｅ２を露出させることができる。この結果、半導体基板１の裏面に第１半導体層５および第２半導体層６が成長することを防止しつつ、半導体基板上のＳＯＩ形成領域Ｅ２に第１半導体層５および第２半導体層６層を選択的に成長させることができる。

従って、半導体基板１の裏面に第１半導体層５が残ったままで、半導体基板１が酸化炉に入ることを避けることができ、第１半導体層５の成分の外方拡散により酸化炉が汚染されることを防止することができる。この結果、第２半導体層６上に形成される酸化膜の膜質の劣化を防止することができ、第２半導体層６上に形成されるトランジスタの品質の劣化を防止することができる。

本発明の第１実施形態に係る半導体基板の製造方法を示す断面図。本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。本発明の第２実施形態に係る半導体基板の製造方法を示す断面図。

符号の説明

１半導体基板、３素子分離膜、４犠牲酸化膜、５第１半導体層、６第２半導体層、８酸化防止膜、９開口面、１０空洞部、１１酸化膜、２０ゲート絶縁膜、２１ゲート電極、２２サイドウォールスペーサ、２３ソース／ドレイン層、５１、６１熱酸化膜、Ｒ１、Ｒ２レジスト、Ｈ１、Ｈ２開口部、Ｅ１、Ｅ２ＳＯＩ形成領域、６２窒化膜

Claims

半導体基板の熱酸化により前記半導体基板の表面に熱酸化膜を形成する工程と、
前記半導体基板上の一部の領域を露出させるレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記熱酸化膜のドライエッチングを行うことにより、前記半導体基板上の一部の領域の熱酸化膜を薄膜化する工程と、
前記薄膜化された熱酸化膜をウェットエッチングにて除去することにより、前記半導体基板の表面の一部を露出させる工程と、
前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記半導体基板の表面の一部に第１半導体層を選択的に形成する工程と、
前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
半導体基板の熱酸化により前記半導体基板の表面に熱酸化膜を形成する工程と、
前記熱酸化膜よりもエッチングレートの小さな保護膜を前記熱酸化膜の表面に形成する工程と、
前記半導体基板上の一部の領域を露出させるレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記保護膜のドライエッチングを行うことにより、前記半導体基板上の一部の領域の保護膜を除去する工程と、
前記保護膜が除去された熱酸化膜をウェットエッチングにて除去することにより、前記半導体基板の表面の一部を露出させる工程と、
前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記半導体基板の表面の一部に第１半導体層を選択的に形成する工程と、
前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
半導体基板の熱酸化により前記半導体基板の表面に熱酸化膜を形成する工程と、
前記半導体基板上の一部の領域を露出させるレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記熱酸化膜のドライエッチングを行うことにより、前記半導体基板上の一部の領域の熱酸化膜を薄膜化する工程と、
前記薄膜化された熱酸化膜をウェットエッチングにて除去することにより、前記半導体基板の表面の一部を露出させる工程と、
前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記半導体基板の表面の一部に第１半導体層を選択的に形成する工程と、
前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
半導体基板の熱酸化により前記半導体基板の表面に熱酸化膜を形成する工程と、
前記熱酸化膜よりもエッチングレートの小さな保護膜を前記熱酸化膜の表面に形成する工程と、
前記半導体基板上の一部の領域を露出させるレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記保護膜のドライエッチングを行うことにより、前記半導体基板上の一部の領域の保護膜を除去する工程と、
前記保護膜が除去された熱酸化膜をウェットエッチングにて除去することにより、前記半導体基板の表面の一部を露出させる工程と、
前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記半導体基板の表面の一部に第１半導体層を選択的に形成する工程と、
前記熱酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。