JP2005268697A - 半導体基板の製造方法および半導体装置の製造方法 - Google Patents
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Abstract
【課題】 、工程数の増加を抑制しつつ、素子分離構造形成時にメサ端が押し上げられることを安定して抑制する。
【解決手段】 レジストパターンRをマスクとして、単結晶半導体層3の途中の深さまでイオン注入Nを行うことにより、素子分離領域E2の単結晶半導体層3にアモルファス層4を形成して、素子分離領域E2の単結晶半導体層3を薄膜化し、アモルファス層4のドライエッチングを行うことにより、薄膜化された単結晶半導体層3aを素子分離領域E2に残したまま、アモルファス層4を除去する。
【選択図】 図1
【解決手段】 レジストパターンRをマスクとして、単結晶半導体層3の途中の深さまでイオン注入Nを行うことにより、素子分離領域E2の単結晶半導体層3にアモルファス層4を形成して、素子分離領域E2の単結晶半導体層3を薄膜化し、アモルファス層4のドライエッチングを行うことにより、薄膜化された単結晶半導体層3aを素子分離領域E2に残したまま、アモルファス層4を除去する。
【選択図】 図1
Description
本発明は半導体基板の製造方法および半導体装置の製造方法に関し、特に、SOI(Silicon On Insulator)基板にSTI(Shallow Trench Isolation)構造を形成する方法に適用して好適なものである。
SOIの素子分離方法ではメサ構造またはSTI構造を用いる方法がある。これらの素子分離方法では、素子分離領域のSOI層をエッチング除去した後、熱酸化によりSOI層の表面にシリコン酸化膜が形成される。
また、例えば、特許文献1には、メサの高さより低い領域を素子形成領域の周囲に残しておくことにより、SOI層のメサ加工時に発生した結晶欠陥を除去するための熱処理を行った際に、下地酸化膜とシリコン層との界面に発生したバーズビークによる体積膨張が素子形成領域の及ばないようにして、メサ表面の平坦性および結晶品質の劣化を防止する方法が開示されている。
特開平5−183048号公報
また、例えば、特許文献1には、メサの高さより低い領域を素子形成領域の周囲に残しておくことにより、SOI層のメサ加工時に発生した結晶欠陥を除去するための熱処理を行った際に、下地酸化膜とシリコン層との界面に発生したバーズビークによる体積膨張が素子形成領域の及ばないようにして、メサ表面の平坦性および結晶品質の劣化を防止する方法が開示されている。
しかしながら、SOI層にメサ構造またはSTI構造を形成した場合、その後の熱酸化工程でSOI層の表面にシリコン酸化膜が形成されると、下地酸化膜とシリコン層との界面から酸素がメサ端に進入し、地酸化膜とシリコン層との界面にバーズビークが発生する。このため、バーズビークによってメサ端のシリコン層が押し上げられ、メサ表面の平坦性および結晶品質が劣化するという問題があった。
また、特許文献1に開示された方法では、メサの高さより低い領域を素子形成領域の周囲に残すために、フォトリソグラフィー工程およびエッチング工程をそれぞれ2回行う必要があり、工程増を招くという問題があった。さらに、メサの高さより低い領域を素子形成領域の周囲に残すには、SOI層のエッチングを途中で止める必要があり、エッチングの制御が困難になるという問題があった。
そこで、本発明の目的は、工程数の増加を抑制しつつ、素子分離構造形成時にメサ端が押し上げられることを安定して抑制することが可能な半導体基板の製造方法および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体基板の製造方法によれば、膜厚の異なる半導体層を絶縁体上に形成する工程と、膜厚の薄い方の半導体層が消滅するまで前記半導体層の熱酸化を行うことにより、前記半導体層の分離を行う工程とを備えることを特徴とする。
これにより、絶縁体との界面が半導体層で覆われた状態で半導体層の熱酸化を行うことが可能となり、半導体層の熱酸化時に絶縁体と半導体層との界面から酸素がメサ端に進入することを抑制しつつ、半導体層の熱酸化によって半導体層の分離を行うことが可能となる。このため、半導体層の分離するためのフォトリソグラフィー工程およびエッチング工程を省略することが可能となるとともに、絶縁体と半導体層との界面のバーズビークの発生を抑制して、素子分離構造形成時にメサ端が押し上げられることを抑制することが可能となり、工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができる。
これにより、絶縁体との界面が半導体層で覆われた状態で半導体層の熱酸化を行うことが可能となり、半導体層の熱酸化時に絶縁体と半導体層との界面から酸素がメサ端に進入することを抑制しつつ、半導体層の熱酸化によって半導体層の分離を行うことが可能となる。このため、半導体層の分離するためのフォトリソグラフィー工程およびエッチング工程を省略することが可能となるとともに、絶縁体と半導体層との界面のバーズビークの発生を抑制して、素子分離構造形成時にメサ端が押し上げられることを抑制することが可能となり、工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができる。
また、本発明の一態様に係る半導体基板の製造方法によれば、絶縁体上に形成された単結晶半導体層に選択的にイオン注入を行うことにより、素子分離領域の単結晶半導体層を途中の深さまでアモルファス化する工程と、前記アモルファス化された単結晶半導体層を除去することにより、前記素子分離領域の単結晶半導体層を薄膜化する工程と、前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程とを備えることを特徴とする。
これにより、単結晶半導体層が除去される領域をイオン注入の精度によって規定することができ、イオン注入の深さを精度よく設定することを可能として、素子分離領域の単結晶半導体層を精度よく薄膜化することが可能となる。このため、酸素に対する単結晶半導体層のバリア機能を維持しつつ、半導体層の熱酸化時に素子分離領域の単結晶半導体層を安定して消滅させることが可能となり、半導体層の熱酸化時に絶縁体と半導体層との界面から酸素がメサ端に進入することを抑制しつつ、半導体層の熱酸化によって半導体層の分離を行うことが可能となる。この結果、半導体層の分離するためのフォトリソグラフィー工程およびエッチング工程を省略することが可能となるとともに、絶縁体と半導体層との界面のバーズビークの発生を抑制して、素子分離構造形成時にメサ端が押し上げられることを抑制することが可能となり、工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができる。
また、本発明の一態様に係る半導体基板の製造方法によれば、絶縁体上に形成された単結晶半導体層の素子形成領域上に酸化防止膜を選択的に形成する工程と、前記酸化防止膜をマスクとして前記単結晶半導体層を途中の深さまで熱酸化することにより、素子分離領域の単結晶半導体層を薄膜化する工程と、前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を前記素子形成領域に形成する工程とを備えることを特徴とする。
これにより、単結晶半導体層の膜厚を熱酸化の精度によって規定することができ、素子分離領域の単結晶半導体層を精度よく薄膜化することが可能となる。このため、酸素に対する単結晶半導体層のバリア機能を確保することが可能となり、半導体層の熱酸化時に絶縁体と半導体層との界面から酸素がメサ端に進入することを抑制することが可能となる。この結果、絶縁体と半導体層との界面のバーズビークの発生を抑制して、素子分離構造形成時にメサ端が押し上げられることを抑制することが可能となり、メサ表面の平坦性および結晶品質の劣化を抑制することができる。
また、本発明の一態様に係る半導体基板の製造方法によれば、絶縁体上に形成された単結晶半導体層の素子分離領域上に酸化膜を選択的に形成する工程と、前記酸化膜をマスクとして前記単結晶半導体層上に選択的にエピタキシャル成長を行うことにより、素子形成領域の単結晶半導体層を厚膜化する工程と、前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程とを備えることを特徴とする。
これにより、素子形成領域の単結晶半導体層を厚膜化することが可能となり、素子分離領域の単結晶半導体層の膜厚を制御することなく、半導体層の熱酸化時に絶縁体と半導体層との界面から酸素がメサ端に進入することを抑制することが可能となるとともに、半導体層の熱酸化によって半導体層の分離を行うことが可能となる。このため、半導体層の分離するためのフォトリソグラフィー工程およびエッチング工程を省略することが可能となるとともに、絶縁体と半導体層との界面のバーズビークの発生を抑制して、素子分離構造形成時にメサ端が押し上げられることを抑制することが可能となり、工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、膜厚の異なる半導体層を絶縁体上に形成する工程と、膜厚の薄い方の半導体層が消滅するまで前記半導体層の熱酸化を行うことにより、前記半導体層の分離を行う工程と、前記分離された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にソース/ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
これにより、素子分離構造形成時の工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができ、電界効果型トランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース/ドレイン接合容量を低減させることを可能として、電界効果型トランジスタの高速化を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された単結晶半導体層に選択的にイオン注入を行うことにより、素子分離領域の単結晶半導体層を途中の深さまでアモルファス化する工程と、前記アモルファス化された単結晶半導体層を除去することにより、前記素子分離領域の単結晶半導体層を薄膜化する工程と、前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程と、前記分離された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にソース/ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
これにより、素子分離領域の単結晶半導体層を精度よく薄膜化することが可能となり、半導体層の熱酸化時に絶縁体と半導体層との界面から酸素がメサ端に進入することを抑制しつつ、半導体層の熱酸化によって半導体層の分離を行うことが可能となる。このため、素子分離構造形成時の工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができ、SOI基板上に電界効果型トランジスタを安定して形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された単結晶半導体層の素子形成領域上に酸化防止膜を選択的に形成する工程と、前記酸化防止膜をマスクとして前記単結晶半導体層を途中の深さまで熱酸化することにより、素子分離領域の単結晶半導体層を薄膜化する工程と、前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を前記素子形成領域に形成する工程と、前記分離された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にソース/ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
これにより、素子分離領域の単結晶半導体層を精度よく薄膜化することが可能となり、半導体層の熱酸化時に絶縁体と半導体層との界面から酸素がメサ端に進入することを抑制しつつ、半導体層の熱酸化によって半導体層の分離を行うことが可能となる。このため、素子分離構造形成時の工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができ、SOI基板上に電界効果型トランジスタを安定して形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された単結晶半導体層の素子分離領域上に酸化膜を選択的に形成する工程と、前記酸化膜をマスクとして前記単結晶半導体層上に選択的にエピタキシャル成長を行うことにより、素子形成領域の単結晶半導体層を厚膜化する工程と、前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程と、前記分離された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にソース/ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
これにより、素子分離領域の単結晶半導体層の膜厚を制御することなく、半導体層の熱酸化時に絶縁体と半導体層との界面から酸素がメサ端に進入することを抑制することが可能となるとともに、半導体層の熱酸化によって半導体層の分離を行うことが可能となる。このため、素子分離構造形成時の工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができ、SOI基板上に電界効果型トランジスタを安定して形成することが可能となる。
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る半導体装置の製造方法を示す断面図である。
図1(a)において、支持基板1上にはBOX層2が形成され、BOX層2上には、単結晶半導体層3が形成されている。ここで、単結晶半導体層3には、素子形成領域E1と素子分離領域E2とを設けることができる。なお、支持基板1としては、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、単結晶半導体層3の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSeなどを用いることができ、BOX層2としては、例えば、SiO2、SIONまたはSi3N4などの絶縁層または埋め込み絶縁膜を用いることができる。また、単結晶半導体層3がBOX層2上に形成された半導体基板としては、例えば、SOI基板を用いることができ、SOI基板としては、SIMOX(Separation by Implanted Oxgen)基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。
図1は、本発明の第1実施形態に係る半導体装置の製造方法を示す断面図である。
図1(a)において、支持基板1上にはBOX層2が形成され、BOX層2上には、単結晶半導体層3が形成されている。ここで、単結晶半導体層3には、素子形成領域E1と素子分離領域E2とを設けることができる。なお、支持基板1としては、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、単結晶半導体層3の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSeなどを用いることができ、BOX層2としては、例えば、SiO2、SIONまたはSi3N4などの絶縁層または埋め込み絶縁膜を用いることができる。また、単結晶半導体層3がBOX層2上に形成された半導体基板としては、例えば、SOI基板を用いることができ、SOI基板としては、SIMOX(Separation by Implanted Oxgen)基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。
そして、フォトリソグラフィー技術を用いることにより、素子形成領域E1の単結晶半導体層3を覆うレジストパターンRを形成する。そして、レジストパターンRをマスクとして、単結晶半導体層3の途中の深さまでイオン注入Nを行うことにより、素子分離領域E2の単結晶半導体層3にアモルファス層4を形成し、素子分離領域E2の単結晶半導体層3を薄膜化する。なお、アモルファス層4の膜厚は、イオン注入Nのエネルギーとドーズ量を制御することで調整することができ、エッチングにて結晶半導体層3を途中の深さまで除去する方法に比べて、アモルファス層4の膜厚を精度よく規定することができる。また、イオン注入Nに用いるイオンとしては、Si+、Ge+などを挙げることができる。また、単結晶半導体層3をアモルファス化させることが可能なイオン注入条件であれば、ドーパントとなるイオンを用いるようにしてもよい。
次に、図1(b)に示すように、アモルファス層4のドライエッチングを行うことにより、薄膜化された単結晶半導体層3aを素子分離領域E2に残したまま、アモルファス層4を除去する。なお、単結晶半導体層3aは、アモルファス層4よりもエッチングレートが低いため、単結晶半導体層3aを素子分離領域E2に残したまま、単結晶半導体層3a上のアモルファス層4を除去することができる。また、アモルファス層4のエッチングは、水素ラジカルによる選択エッチングや、HF溶液をエッチング液とした選択エッチングなどの手法を用いるようにしてもよい。
さらに、レジストパターンRを形成する前に、単結晶半導体層3の熱酸化または単結晶半導体層3上へのデポジションにて単結晶半導体層3上に酸化膜を形成する。そして、レジストパターンRをマスクとして酸化膜をパターニングした後、レジストパターンRを除去し、パターニングされた酸化膜をマスクとして熱リン酸による選択エッチングを行うようにしてもよい。
ここで、素子分離領域E2の単結晶半導体層3をアモルファス化することにより、エッチングレートを制御することが可能となり、単結晶半導体層3aを素子分離領域E2に残したまま、エッチングを終了させることを可能として、エッチングの制御の困難性を回避することができる。
また、イオン注入Nにてアモルファス層4を単結晶半導体層3に形成することにより、薄膜化された単結晶半導体層3aの膜厚をイオン注入Nの精度によって規定することができ、イオン注入Nの深さを精度よく設定することを可能として、単結晶半導体層3aの膜厚を精度よく設定することができる。
また、イオン注入Nにてアモルファス層4を単結晶半導体層3に形成することにより、薄膜化された単結晶半導体層3aの膜厚をイオン注入Nの精度によって規定することができ、イオン注入Nの深さを精度よく設定することを可能として、単結晶半導体層3aの膜厚を精度よく設定することができる。
次に、図1(c)に示すように、単結晶半導体層3、3aの熱酸化を行うことにより、素子分離領域E2の単結晶半導体層3aを消滅させ、素子分離領域E2のBOX層2上および単結晶半導体層3の表面に酸化膜5を形成する。なお、酸化膜5の形成は、ゲート絶縁膜を形成するために行ってもよいし、アモルファス層4のエッチング時に単結晶半導体層3に発生したダメージ層を除去するために行ってもよいし、単結晶半導体層3の端部に丸みを付けるために行ってもよい。
ここで、素子分離領域E2に単結晶半導体層3aを残した状態で単結晶半導体層3、3aの熱酸化を行うとともに、単結晶半導体層3の熱酸化時に素子分離領域E2の単結晶半導体層3aを消滅させることにより、単結晶半導体層3の熱酸化時にBOX層2と単結晶半導体層3との界面から酸素がメサ端に進入することを抑制することが可能となるとともに、単結晶半導体層3の熱酸化時に単結晶半導体層3の分離を行うことが可能となる。このため、単結晶半導体層3の分離するためのフォトリソグラフィー工程およびエッチング工程を省略することが可能となるとともに、BOX層2と単結晶半導体層3との界面のバーズビークの発生を抑制して、素子分離構造形成時にメサ端が押し上げられることを抑制することが可能となり、工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができる。
次に、図1(d)に示すように、CVDなどの方法により、酸化膜5が形成された単結晶半導体層3上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、単結晶半導体層3上にゲート電極6を形成する。
そして、ゲート電極6をマスクとして、As、P、Bなどの不純物を単結晶半導体層3内にイオン注入することにより、ゲート電極6の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層を単結晶半導体層3に形成する。そして、CVDなどの方法により、LDD層が形成された単結晶半導体層3上に絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極6の側壁にサイドウォール7をそれぞれ形成する。そして、ゲート電極6およびサイドウォール7をマスクとして、As、P、Bなどの不純物を単結晶半導体層3内にイオン注入することにより、サイドウォール7の側方にそれぞれ配置された高濃度不純物導入層からなるソース/ドレイン層8を単結晶半導体層3にそれぞれ形成する。
そして、ゲート電極6をマスクとして、As、P、Bなどの不純物を単結晶半導体層3内にイオン注入することにより、ゲート電極6の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層を単結晶半導体層3に形成する。そして、CVDなどの方法により、LDD層が形成された単結晶半導体層3上に絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極6の側壁にサイドウォール7をそれぞれ形成する。そして、ゲート電極6およびサイドウォール7をマスクとして、As、P、Bなどの不純物を単結晶半導体層3内にイオン注入することにより、サイドウォール7の側方にそれぞれ配置された高濃度不純物導入層からなるソース/ドレイン層8を単結晶半導体層3にそれぞれ形成する。
これにより、素子分離構造形成時の工程数の増加を抑制しつつ、単結晶半導体層3の平坦性および結晶品質を確保することができ、電界効果型トランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース/ドレイン接合容量を低減させることを可能として、電界効果型トランジスタの高速化を図ることが可能となる。
図2は、本発明の第2実施形態に係る半導体装置の製造方法を示す断面図である。
図2(a)において、支持基板11上にはBOX層12が形成され、BOX層12上には、単結晶半導体層13が形成されている。ここで、単結晶半導体層13には、素子形成領域E11と素子分離領域E12とを設けることができる。
そして、CVDなどの方法により、単結晶半導体層13上に酸化防止膜19を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜19をパターニングすることにより、素子分離領域E12上の酸化防止膜19を除去する。なお、酸化防止膜19としては、例えば、シリコン窒化膜を用いることができる。そして、酸化防止膜19をマスクとして単結晶半導体層13の選択酸化を単結晶半導体層13の途中の深さまで行うことにより、素子分離領域E12の単結晶半導体層13を薄膜化し、薄膜化された単結晶半導体層13aを素子分離領域E12に形成する。
図2(a)において、支持基板11上にはBOX層12が形成され、BOX層12上には、単結晶半導体層13が形成されている。ここで、単結晶半導体層13には、素子形成領域E11と素子分離領域E12とを設けることができる。
そして、CVDなどの方法により、単結晶半導体層13上に酸化防止膜19を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜19をパターニングすることにより、素子分離領域E12上の酸化防止膜19を除去する。なお、酸化防止膜19としては、例えば、シリコン窒化膜を用いることができる。そして、酸化防止膜19をマスクとして単結晶半導体層13の選択酸化を単結晶半導体層13の途中の深さまで行うことにより、素子分離領域E12の単結晶半導体層13を薄膜化し、薄膜化された単結晶半導体層13aを素子分離領域E12に形成する。
ここで、単結晶半導体層13の選択酸化を単結晶半導体層13の途中の深さまで行うことにより、単結晶半導体層13aの膜厚を熱酸化の精度によって規定することができ、素子分離領域E12の単結晶半導体層13を精度よく薄膜化することが可能となる。
次に、図2(b)に示すように、単結晶半導体層13上の酸化防止膜19を除去する。なお、酸化防止膜19としてシリコン窒化膜を用いた場合、熱燐酸をエッチング液とするウェットエッチングにて酸化防止膜19を除去することができる。
次に、図2(b)に示すように、単結晶半導体層13上の酸化防止膜19を除去する。なお、酸化防止膜19としてシリコン窒化膜を用いた場合、熱燐酸をエッチング液とするウェットエッチングにて酸化防止膜19を除去することができる。
次に、図2(c)に示すように、単結晶半導体層13、13aの熱酸化を行うことにより、素子分離領域E12の単結晶半導体層13aを消滅させ、素子分離領域E12のBOX層12上および単結晶半導体層13の表面に酸化膜15を形成する。
ここで、素子分離領域E12に単結晶半導体層13aを残した状態で単結晶半導体層13、13aの熱酸化を行うことにより、単結晶半導体層13の熱酸化時にBOX層12と単結晶半導体層13との界面から酸素がメサ端に進入することを抑制することが可能となる。このため、BOX層12と単結晶半導体層13との界面にバーズビークが発生することを抑制することが可能となり、素子分離構造形成時に単結晶半導体層13の端部が押し上げられることを抑制することを可能として、単結晶半導体層13表面の平坦性および結晶品質の劣化を抑制することができる。
ここで、素子分離領域E12に単結晶半導体層13aを残した状態で単結晶半導体層13、13aの熱酸化を行うことにより、単結晶半導体層13の熱酸化時にBOX層12と単結晶半導体層13との界面から酸素がメサ端に進入することを抑制することが可能となる。このため、BOX層12と単結晶半導体層13との界面にバーズビークが発生することを抑制することが可能となり、素子分離構造形成時に単結晶半導体層13の端部が押し上げられることを抑制することを可能として、単結晶半導体層13表面の平坦性および結晶品質の劣化を抑制することができる。
次に、図2(d)に示すように、単結晶半導体層13上にゲート電極16を形成する。そして、ゲート電極16をマスクとして、As、P、Bなどの不純物を単結晶半導体層13内にイオン注入することにより、ゲート電極16の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層を単結晶半導体層13に形成する。
次に、ゲート電極16の側壁にサイドウォール17をそれぞれ形成する。そして、ゲート電極16およびサイドウォール17をマスクとして、As、P、Bなどの不純物を単結晶半導体層13内にイオン注入することにより、サイドウォール17の側方にそれぞれ配置された高濃度不純物導入層からなるソース/ドレイン層18を単結晶半導体層13に形成する。
次に、ゲート電極16の側壁にサイドウォール17をそれぞれ形成する。そして、ゲート電極16およびサイドウォール17をマスクとして、As、P、Bなどの不純物を単結晶半導体層13内にイオン注入することにより、サイドウォール17の側方にそれぞれ配置された高濃度不純物導入層からなるソース/ドレイン層18を単結晶半導体層13に形成する。
図3は、本発明の第2実施形態に係る半導体装置の製造方法を示す断面図である。
図3(a)において、支持基板21上にはBOX層22が形成され、BOX層22上には、単結晶半導体層23aが形成されている。ここで、単結晶半導体層23aには、素子形成領域E21と素子分離領域E22とを設けることができる。
そして、単結晶半導体層23aの熱酸化を行うことにより、単結晶半導体層23aの表面に酸化膜29を形成する。なお、酸化膜29の膜厚は、例えば、10nm程度とすることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、素子形成領域E21の単結晶半導体層23a上の酸化膜29を除去する。なお、酸化膜29のエッチング方法としては、希フッ酸をエッチング液とするウェットエッチングを用いることができる。
図3(a)において、支持基板21上にはBOX層22が形成され、BOX層22上には、単結晶半導体層23aが形成されている。ここで、単結晶半導体層23aには、素子形成領域E21と素子分離領域E22とを設けることができる。
そして、単結晶半導体層23aの熱酸化を行うことにより、単結晶半導体層23aの表面に酸化膜29を形成する。なお、酸化膜29の膜厚は、例えば、10nm程度とすることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、素子形成領域E21の単結晶半導体層23a上の酸化膜29を除去する。なお、酸化膜29のエッチング方法としては、希フッ酸をエッチング液とするウェットエッチングを用いることができる。
次に、図3(b)に示すように、エピタキシャル成長を用いることにより、単結晶半導体層23a上に単結晶半導体層23を形成する。ここで、素子分離領域E22の単結晶半導体層23aを酸化膜29で覆うとともに、素子形成領域E21の単結晶半導体層23aの表面が露出された状態でエピタキシャル成長を行うことにより、素子形成領域E21の単結晶半導体層23a上に単結晶半導体層23を選択的に形成することができる。このため、素子形成領域E21の単結晶半導体層23の膜厚を、素子分離領域E22の単結晶半導体層23aの膜厚よりも厚くすることができる。
次に、図3(c)に示すように、素子分離領域E22の単結晶半導体層23a上の酸化膜29を除去する。なお、酸化膜29のエッチング方法としては、希フッ酸をエッチング液とするウェットエッチングを用いることができる。
次に、図3(d)に示すように、単結晶半導体層23、23aの熱酸化を行うことにより、素子分離領域E22の単結晶半導体層23aを消滅させ、素子分離領域E22のBOX層22上および単結晶半導体層23の表面に酸化膜25を形成する。
次に、図3(d)に示すように、単結晶半導体層23、23aの熱酸化を行うことにより、素子分離領域E22の単結晶半導体層23aを消滅させ、素子分離領域E22のBOX層22上および単結晶半導体層23の表面に酸化膜25を形成する。
ここで、素子形成領域E21の単結晶半導体層23を厚膜化することにより、素子分離領域E22の単結晶半導体層23aの膜厚を制御することなく、単結晶半導体層23の熱酸化時にBOX層22と単結晶半導体層23との界面から酸素がメサ端に進入することを抑制することが可能となるとともに、単結晶半導体層23の熱酸化によって単結晶半導体層23の分離を行うことが可能となる。このため、単結晶半導体層23の分離するためのフォトリソグラフィー工程およびエッチング工程を省略することが可能となるとともに、BOX層22と単結晶半導体層23との界面のバーズビークの発生を抑制して、素子分離構造形成時にメサ端が押し上げられることを抑制することが可能となり、工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができる。
次に、図3(e)に示すように、単結晶半導体層23上にゲート電極26を形成する。そして、ゲート電極26をマスクとして、As、P、Bなどの不純物を単結晶半導体層23内にイオン注入することにより、ゲート電極26の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層を単結晶半導体層23に形成する。
次に、ゲート電極26の側壁にサイドウォール27をそれぞれ形成する。そして、ゲート電極26およびサイドウォール27をマスクとして、As、P、Bなどの不純物を単結晶半導体層23内にイオン注入することにより、サイドウォール27の側方にそれぞれ配置された高濃度不純物導入層からなるソース/ドレイン層28を単結晶半導体層23に形成する。
次に、ゲート電極26の側壁にサイドウォール27をそれぞれ形成する。そして、ゲート電極26およびサイドウォール27をマスクとして、As、P、Bなどの不純物を単結晶半導体層23内にイオン注入することにより、サイドウォール27の側方にそれぞれ配置された高濃度不純物導入層からなるソース/ドレイン層28を単結晶半導体層23に形成する。
E1、E11、E21 素子形成領域、E2、E12、E22 素子分離領域、1、11、21 支持基板、2、12、22 BOX層、3、13、23 単結晶半導体層、3a、13a、23a 薄膜層、4 アモルファス層、5、15、25 酸化膜、6、16、26 ゲート電極、7、17、27 サイドウォールスペーサ、8、18、28 ソース/ドレイン層、R レジストパターン、N イオン注入、14 素子分離絶縁膜、29 酸化防止膜
Claims (8)
- 膜厚の異なる半導体層を絶縁体上に形成する工程と、
膜厚の薄い方の半導体層が消滅するまで前記半導体層の熱酸化を行うことにより、前記半導体層の分離を行う工程とを備えることを特徴とする半導体基板の製造方法。 - 絶縁体上に形成された単結晶半導体層に選択的にイオン注入を行うことにより、素子分離領域の単結晶半導体層を途中の深さまでアモルファス化する工程と、
前記アモルファス化された単結晶半導体層を除去することにより、前記素子分離領域の単結晶半導体層を薄膜化する工程と、
前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程とを備えることを特徴とする半導体基板の製造方法。 - 絶縁体上に形成された単結晶半導体層の素子形成領域上に酸化防止膜を選択的に形成する工程と、
前記酸化防止膜をマスクとして前記単結晶半導体層を途中の深さまで熱酸化することにより、素子分離領域の単結晶半導体層を薄膜化する工程と、
前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を前記素子形成領域に形成する工程とを備えることを特徴とする半導体基板の製造方法。 - 絶縁体上に形成された単結晶半導体層の素子分離領域上に酸化膜を選択的に形成する工程と、
前記酸化膜をマスクとして前記単結晶半導体層上に選択的にエピタキシャル成長を行うことにより、素子形成領域の単結晶半導体層を厚膜化する工程と、
前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程とを備えることを特徴とする半導体基板の製造方法。 - 膜厚の異なる半導体層を絶縁体上に形成する工程と、
膜厚の薄い方の半導体層が消滅するまで前記半導体層の熱酸化を行うことにより、前記半導体層の分離を行う工程と、
前記分離された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にソース/ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 絶縁体上に形成された単結晶半導体層に選択的にイオン注入を行うことにより、素子分離領域の単結晶半導体層を途中の深さまでアモルファス化する工程と、
前記アモルファス化された単結晶半導体層を除去することにより、前記素子分離領域の単結晶半導体層を薄膜化する工程と、
前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程と、
前記分離された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にソース/ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 絶縁体上に形成された単結晶半導体層の素子形成領域上に酸化防止膜を選択的に形成する工程と、
前記酸化防止膜をマスクとして前記単結晶半導体層を途中の深さまで熱酸化することにより、素子分離領域の単結晶半導体層を薄膜化する工程と、
前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を前記素子形成領域に形成する工程と、
前記分離された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にソース/ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 絶縁体上に形成された単結晶半導体層の素子分離領域上に酸化膜を選択的に形成する工程と、
前記酸化膜をマスクとして前記単結晶半導体層上に選択的にエピタキシャル成長を行うことにより、素子形成領域の単結晶半導体層を厚膜化する工程と、
前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程と、
前記分離された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にソース/ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
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JP2007220718A (ja) * | 2006-02-14 | 2007-08-30 | Toyota Motor Corp | 半導体基板、その製造方法、および半導体装置 |
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