JP2005268697A

JP2005268697A - 半導体基板の製造方法および半導体装置の製造方法

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Publication number: JP2005268697A
Application number: JP2004082441A
Authority: JP
Inventors: Hiroshi Kanemoto; 啓金本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-03-22
Filing date: 2004-03-22
Publication date: 2005-09-29

Abstract

【課題】、工程数の増加を抑制しつつ、素子分離構造形成時にメサ端が押し上げられることを安定して抑制する。
【解決手段】レジストパターンＲをマスクとして、単結晶半導体層３の途中の深さまでイオン注入Ｎを行うことにより、素子分離領域Ｅ２の単結晶半導体層３にアモルファス層４を形成して、素子分離領域Ｅ２の単結晶半導体層３を薄膜化し、アモルファス層４のドライエッチングを行うことにより、薄膜化された単結晶半導体層３ａを素子分離領域Ｅ２に残したまま、アモルファス層４を除去する。
【選択図】図１

Description

本発明は半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板にＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）構造を形成する方法に適用して好適なものである。

ＳＯＩの素子分離方法ではメサ構造またはＳＴＩ構造を用いる方法がある。これらの素子分離方法では、素子分離領域のＳＯＩ層をエッチング除去した後、熱酸化によりＳＯＩ層の表面にシリコン酸化膜が形成される。
また、例えば、特許文献１には、メサの高さより低い領域を素子形成領域の周囲に残しておくことにより、ＳＯＩ層のメサ加工時に発生した結晶欠陥を除去するための熱処理を行った際に、下地酸化膜とシリコン層との界面に発生したバーズビークによる体積膨張が素子形成領域の及ばないようにして、メサ表面の平坦性および結晶品質の劣化を防止する方法が開示されている。
特開平５−１８３０４８号公報

しかしながら、ＳＯＩ層にメサ構造またはＳＴＩ構造を形成した場合、その後の熱酸化工程でＳＯＩ層の表面にシリコン酸化膜が形成されると、下地酸化膜とシリコン層との界面から酸素がメサ端に進入し、地酸化膜とシリコン層との界面にバーズビークが発生する。このため、バーズビークによってメサ端のシリコン層が押し上げられ、メサ表面の平坦性および結晶品質が劣化するという問題があった。

また、特許文献１に開示された方法では、メサの高さより低い領域を素子形成領域の周囲に残すために、フォトリソグラフィー工程およびエッチング工程をそれぞれ２回行う必要があり、工程増を招くという問題があった。さらに、メサの高さより低い領域を素子形成領域の周囲に残すには、ＳＯＩ層のエッチングを途中で止める必要があり、エッチングの制御が困難になるという問題があった。

そこで、本発明の目的は、工程数の増加を抑制しつつ、素子分離構造形成時にメサ端が押し上げられることを安定して抑制することが可能な半導体基板の製造方法および半導体装置の製造方法を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体基板の製造方法によれば、膜厚の異なる半導体層を絶縁体上に形成する工程と、膜厚の薄い方の半導体層が消滅するまで前記半導体層の熱酸化を行うことにより、前記半導体層の分離を行う工程とを備えることを特徴とする。
これにより、絶縁体との界面が半導体層で覆われた状態で半導体層の熱酸化を行うことが可能となり、半導体層の熱酸化時に絶縁体と半導体層との界面から酸素がメサ端に進入することを抑制しつつ、半導体層の熱酸化によって半導体層の分離を行うことが可能となる。このため、半導体層の分離するためのフォトリソグラフィー工程およびエッチング工程を省略することが可能となるとともに、絶縁体と半導体層との界面のバーズビークの発生を抑制して、素子分離構造形成時にメサ端が押し上げられることを抑制することが可能となり、工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができる。

また、本発明の一態様に係る半導体基板の製造方法によれば、絶縁体上に形成された単結晶半導体層に選択的にイオン注入を行うことにより、素子分離領域の単結晶半導体層を途中の深さまでアモルファス化する工程と、前記アモルファス化された単結晶半導体層を除去することにより、前記素子分離領域の単結晶半導体層を薄膜化する工程と、前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程とを備えることを特徴とする。

これにより、単結晶半導体層が除去される領域をイオン注入の精度によって規定することができ、イオン注入の深さを精度よく設定することを可能として、素子分離領域の単結晶半導体層を精度よく薄膜化することが可能となる。このため、酸素に対する単結晶半導体層のバリア機能を維持しつつ、半導体層の熱酸化時に素子分離領域の単結晶半導体層を安定して消滅させることが可能となり、半導体層の熱酸化時に絶縁体と半導体層との界面から酸素がメサ端に進入することを抑制しつつ、半導体層の熱酸化によって半導体層の分離を行うことが可能となる。この結果、半導体層の分離するためのフォトリソグラフィー工程およびエッチング工程を省略することが可能となるとともに、絶縁体と半導体層との界面のバーズビークの発生を抑制して、素子分離構造形成時にメサ端が押し上げられることを抑制することが可能となり、工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができる。

また、本発明の一態様に係る半導体基板の製造方法によれば、絶縁体上に形成された単結晶半導体層の素子形成領域上に酸化防止膜を選択的に形成する工程と、前記酸化防止膜をマスクとして前記単結晶半導体層を途中の深さまで熱酸化することにより、素子分離領域の単結晶半導体層を薄膜化する工程と、前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を前記素子形成領域に形成する工程とを備えることを特徴とする。

これにより、単結晶半導体層の膜厚を熱酸化の精度によって規定することができ、素子分離領域の単結晶半導体層を精度よく薄膜化することが可能となる。このため、酸素に対する単結晶半導体層のバリア機能を確保することが可能となり、半導体層の熱酸化時に絶縁体と半導体層との界面から酸素がメサ端に進入することを抑制することが可能となる。この結果、絶縁体と半導体層との界面のバーズビークの発生を抑制して、素子分離構造形成時にメサ端が押し上げられることを抑制することが可能となり、メサ表面の平坦性および結晶品質の劣化を抑制することができる。

また、本発明の一態様に係る半導体基板の製造方法によれば、絶縁体上に形成された単結晶半導体層の素子分離領域上に酸化膜を選択的に形成する工程と、前記酸化膜をマスクとして前記単結晶半導体層上に選択的にエピタキシャル成長を行うことにより、素子形成領域の単結晶半導体層を厚膜化する工程と、前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程とを備えることを特徴とする。

これにより、素子形成領域の単結晶半導体層を厚膜化することが可能となり、素子分離領域の単結晶半導体層の膜厚を制御することなく、半導体層の熱酸化時に絶縁体と半導体層との界面から酸素がメサ端に進入することを抑制することが可能となるとともに、半導体層の熱酸化によって半導体層の分離を行うことが可能となる。このため、半導体層の分離するためのフォトリソグラフィー工程およびエッチング工程を省略することが可能となるとともに、絶縁体と半導体層との界面のバーズビークの発生を抑制して、素子分離構造形成時にメサ端が押し上げられることを抑制することが可能となり、工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、膜厚の異なる半導体層を絶縁体上に形成する工程と、膜厚の薄い方の半導体層が消滅するまで前記半導体層の熱酸化を行うことにより、前記半導体層の分離を行う工程と、前記分離された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。

これにより、素子分離構造形成時の工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができ、電界効果型トランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース／ドレイン接合容量を低減させることを可能として、電界効果型トランジスタの高速化を図ることが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された単結晶半導体層に選択的にイオン注入を行うことにより、素子分離領域の単結晶半導体層を途中の深さまでアモルファス化する工程と、前記アモルファス化された単結晶半導体層を除去することにより、前記素子分離領域の単結晶半導体層を薄膜化する工程と、前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程と、前記分離された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。

これにより、素子分離領域の単結晶半導体層を精度よく薄膜化することが可能となり、半導体層の熱酸化時に絶縁体と半導体層との界面から酸素がメサ端に進入することを抑制しつつ、半導体層の熱酸化によって半導体層の分離を行うことが可能となる。このため、素子分離構造形成時の工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができ、ＳＯＩ基板上に電界効果型トランジスタを安定して形成することが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された単結晶半導体層の素子形成領域上に酸化防止膜を選択的に形成する工程と、前記酸化防止膜をマスクとして前記単結晶半導体層を途中の深さまで熱酸化することにより、素子分離領域の単結晶半導体層を薄膜化する工程と、前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を前記素子形成領域に形成する工程と、前記分離された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。

また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された単結晶半導体層の素子分離領域上に酸化膜を選択的に形成する工程と、前記酸化膜をマスクとして前記単結晶半導体層上に選択的にエピタキシャル成長を行うことにより、素子形成領域の単結晶半導体層を厚膜化する工程と、前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程と、前記分離された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。

これにより、素子分離領域の単結晶半導体層の膜厚を制御することなく、半導体層の熱酸化時に絶縁体と半導体層との界面から酸素がメサ端に進入することを抑制することが可能となるとともに、半導体層の熱酸化によって半導体層の分離を行うことが可能となる。このため、素子分離構造形成時の工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができ、ＳＯＩ基板上に電界効果型トランジスタを安定して形成することが可能となる。

以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、支持基板１上にはＢＯＸ層２が形成され、ＢＯＸ層２上には、単結晶半導体層３が形成されている。ここで、単結晶半導体層３には、素子形成領域Ｅ１と素子分離領域Ｅ２とを設けることができる。なお、支持基板１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、単結晶半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、ＢＯＸ層２としては、例えば、ＳｉＯ₂、ＳＩＯＮまたはＳｉ₃Ｎ₄などの絶縁層または埋め込み絶縁膜を用いることができる。また、単結晶半導体層３がＢＯＸ層２上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。

そして、フォトリソグラフィー技術を用いることにより、素子形成領域Ｅ１の単結晶半導体層３を覆うレジストパターンＲを形成する。そして、レジストパターンＲをマスクとして、単結晶半導体層３の途中の深さまでイオン注入Ｎを行うことにより、素子分離領域Ｅ２の単結晶半導体層３にアモルファス層４を形成し、素子分離領域Ｅ２の単結晶半導体層３を薄膜化する。なお、アモルファス層４の膜厚は、イオン注入Ｎのエネルギーとドーズ量を制御することで調整することができ、エッチングにて結晶半導体層３を途中の深さまで除去する方法に比べて、アモルファス層４の膜厚を精度よく規定することができる。また、イオン注入Ｎに用いるイオンとしては、Ｓｉ⁺、Ｇｅ⁺などを挙げることができる。また、単結晶半導体層３をアモルファス化させることが可能なイオン注入条件であれば、ドーパントとなるイオンを用いるようにしてもよい。

次に、図１（ｂ）に示すように、アモルファス層４のドライエッチングを行うことにより、薄膜化された単結晶半導体層３ａを素子分離領域Ｅ２に残したまま、アモルファス層４を除去する。なお、単結晶半導体層３ａは、アモルファス層４よりもエッチングレートが低いため、単結晶半導体層３ａを素子分離領域Ｅ２に残したまま、単結晶半導体層３ａ上のアモルファス層４を除去することができる。また、アモルファス層４のエッチングは、水素ラジカルによる選択エッチングや、ＨＦ溶液をエッチング液とした選択エッチングなどの手法を用いるようにしてもよい。

さらに、レジストパターンＲを形成する前に、単結晶半導体層３の熱酸化または単結晶半導体層３上へのデポジションにて単結晶半導体層３上に酸化膜を形成する。そして、レジストパターンＲをマスクとして酸化膜をパターニングした後、レジストパターンＲを除去し、パターニングされた酸化膜をマスクとして熱リン酸による選択エッチングを行うようにしてもよい。

ここで、素子分離領域Ｅ２の単結晶半導体層３をアモルファス化することにより、エッチングレートを制御することが可能となり、単結晶半導体層３ａを素子分離領域Ｅ２に残したまま、エッチングを終了させることを可能として、エッチングの制御の困難性を回避することができる。
また、イオン注入Ｎにてアモルファス層４を単結晶半導体層３に形成することにより、薄膜化された単結晶半導体層３ａの膜厚をイオン注入Ｎの精度によって規定することができ、イオン注入Ｎの深さを精度よく設定することを可能として、単結晶半導体層３ａの膜厚を精度よく設定することができる。

次に、図１（ｃ）に示すように、単結晶半導体層３、３ａの熱酸化を行うことにより、素子分離領域Ｅ２の単結晶半導体層３ａを消滅させ、素子分離領域Ｅ２のＢＯＸ層２上および単結晶半導体層３の表面に酸化膜５を形成する。なお、酸化膜５の形成は、ゲート絶縁膜を形成するために行ってもよいし、アモルファス層４のエッチング時に単結晶半導体層３に発生したダメージ層を除去するために行ってもよいし、単結晶半導体層３の端部に丸みを付けるために行ってもよい。

ここで、素子分離領域Ｅ２に単結晶半導体層３ａを残した状態で単結晶半導体層３、３ａの熱酸化を行うとともに、単結晶半導体層３の熱酸化時に素子分離領域Ｅ２の単結晶半導体層３ａを消滅させることにより、単結晶半導体層３の熱酸化時にＢＯＸ層２と単結晶半導体層３との界面から酸素がメサ端に進入することを抑制することが可能となるとともに、単結晶半導体層３の熱酸化時に単結晶半導体層３の分離を行うことが可能となる。このため、単結晶半導体層３の分離するためのフォトリソグラフィー工程およびエッチング工程を省略することが可能となるとともに、ＢＯＸ層２と単結晶半導体層３との界面のバーズビークの発生を抑制して、素子分離構造形成時にメサ端が押し上げられることを抑制することが可能となり、工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができる。

次に、図１（ｄ）に示すように、ＣＶＤなどの方法により、酸化膜５が形成された単結晶半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、単結晶半導体層３上にゲート電極６を形成する。
そして、ゲート電極６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層３内にイオン注入することにより、ゲート電極６の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を単結晶半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された単結晶半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極６の側壁にサイドウォール７をそれぞれ形成する。そして、ゲート電極６およびサイドウォール７をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層３内にイオン注入することにより、サイドウォール７の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層８を単結晶半導体層３にそれぞれ形成する。

これにより、素子分離構造形成時の工程数の増加を抑制しつつ、単結晶半導体層３の平坦性および結晶品質を確保することができ、電界効果型トランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース／ドレイン接合容量を低減させることを可能として、電界効果型トランジスタの高速化を図ることが可能となる。

図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、支持基板１１上にはＢＯＸ層１２が形成され、ＢＯＸ層１２上には、単結晶半導体層１３が形成されている。ここで、単結晶半導体層１３には、素子形成領域Ｅ１１と素子分離領域Ｅ１２とを設けることができる。
そして、ＣＶＤなどの方法により、単結晶半導体層１３上に酸化防止膜１９を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１９をパターニングすることにより、素子分離領域Ｅ１２上の酸化防止膜１９を除去する。なお、酸化防止膜１９としては、例えば、シリコン窒化膜を用いることができる。そして、酸化防止膜１９をマスクとして単結晶半導体層１３の選択酸化を単結晶半導体層１３の途中の深さまで行うことにより、素子分離領域Ｅ１２の単結晶半導体層１３を薄膜化し、薄膜化された単結晶半導体層１３ａを素子分離領域Ｅ１２に形成する。

ここで、単結晶半導体層１３の選択酸化を単結晶半導体層１３の途中の深さまで行うことにより、単結晶半導体層１３ａの膜厚を熱酸化の精度によって規定することができ、素子分離領域Ｅ１２の単結晶半導体層１３を精度よく薄膜化することが可能となる。
次に、図２（ｂ）に示すように、単結晶半導体層１３上の酸化防止膜１９を除去する。なお、酸化防止膜１９としてシリコン窒化膜を用いた場合、熱燐酸をエッチング液とするウェットエッチングにて酸化防止膜１９を除去することができる。

次に、図２（ｃ）に示すように、単結晶半導体層１３、１３ａの熱酸化を行うことにより、素子分離領域Ｅ１２の単結晶半導体層１３ａを消滅させ、素子分離領域Ｅ１２のＢＯＸ層１２上および単結晶半導体層１３の表面に酸化膜１５を形成する。
ここで、素子分離領域Ｅ１２に単結晶半導体層１３ａを残した状態で単結晶半導体層１３、１３ａの熱酸化を行うことにより、単結晶半導体層１３の熱酸化時にＢＯＸ層１２と単結晶半導体層１３との界面から酸素がメサ端に進入することを抑制することが可能となる。このため、ＢＯＸ層１２と単結晶半導体層１３との界面にバーズビークが発生することを抑制することが可能となり、素子分離構造形成時に単結晶半導体層１３の端部が押し上げられることを抑制することを可能として、単結晶半導体層１３表面の平坦性および結晶品質の劣化を抑制することができる。

次に、図２（ｄ）に示すように、単結晶半導体層１３上にゲート電極１６を形成する。そして、ゲート電極１６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層１３内にイオン注入することにより、ゲート電極１６の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を単結晶半導体層１３に形成する。
次に、ゲート電極１６の側壁にサイドウォール１７をそれぞれ形成する。そして、ゲート電極１６およびサイドウォール１７をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層１３内にイオン注入することにより、サイドウォール１７の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１８を単結晶半導体層１３に形成する。

図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、支持基板２１上にはＢＯＸ層２２が形成され、ＢＯＸ層２２上には、単結晶半導体層２３ａが形成されている。ここで、単結晶半導体層２３ａには、素子形成領域Ｅ２１と素子分離領域Ｅ２２とを設けることができる。
そして、単結晶半導体層２３ａの熱酸化を行うことにより、単結晶半導体層２３ａの表面に酸化膜２９を形成する。なお、酸化膜２９の膜厚は、例えば、１０ｎｍ程度とすることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、素子形成領域Ｅ２１の単結晶半導体層２３ａ上の酸化膜２９を除去する。なお、酸化膜２９のエッチング方法としては、希フッ酸をエッチング液とするウェットエッチングを用いることができる。

次に、図３（ｂ）に示すように、エピタキシャル成長を用いることにより、単結晶半導体層２３ａ上に単結晶半導体層２３を形成する。ここで、素子分離領域Ｅ２２の単結晶半導体層２３ａを酸化膜２９で覆うとともに、素子形成領域Ｅ２１の単結晶半導体層２３ａの表面が露出された状態でエピタキシャル成長を行うことにより、素子形成領域Ｅ２１の単結晶半導体層２３ａ上に単結晶半導体層２３を選択的に形成することができる。このため、素子形成領域Ｅ２１の単結晶半導体層２３の膜厚を、素子分離領域Ｅ２２の単結晶半導体層２３ａの膜厚よりも厚くすることができる。

次に、図３（ｃ）に示すように、素子分離領域Ｅ２２の単結晶半導体層２３ａ上の酸化膜２９を除去する。なお、酸化膜２９のエッチング方法としては、希フッ酸をエッチング液とするウェットエッチングを用いることができる。
次に、図３（ｄ）に示すように、単結晶半導体層２３、２３ａの熱酸化を行うことにより、素子分離領域Ｅ２２の単結晶半導体層２３ａを消滅させ、素子分離領域Ｅ２２のＢＯＸ層２２上および単結晶半導体層２３の表面に酸化膜２５を形成する。

ここで、素子形成領域Ｅ２１の単結晶半導体層２３を厚膜化することにより、素子分離領域Ｅ２２の単結晶半導体層２３ａの膜厚を制御することなく、単結晶半導体層２３の熱酸化時にＢＯＸ層２２と単結晶半導体層２３との界面から酸素がメサ端に進入することを抑制することが可能となるとともに、単結晶半導体層２３の熱酸化によって単結晶半導体層２３の分離を行うことが可能となる。このため、単結晶半導体層２３の分離するためのフォトリソグラフィー工程およびエッチング工程を省略することが可能となるとともに、ＢＯＸ層２２と単結晶半導体層２３との界面のバーズビークの発生を抑制して、素子分離構造形成時にメサ端が押し上げられることを抑制することが可能となり、工程数の増加を抑制しつつ、メサ表面の平坦性および結晶品質の劣化を抑制することができる。

次に、図３（ｅ）に示すように、単結晶半導体層２３上にゲート電極２６を形成する。そして、ゲート電極２６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層２３内にイオン注入することにより、ゲート電極２６の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を単結晶半導体層２３に形成する。
次に、ゲート電極２６の側壁にサイドウォール２７をそれぞれ形成する。そして、ゲート電極２６およびサイドウォール２７をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層２３内にイオン注入することにより、サイドウォール２７の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２８を単結晶半導体層２３に形成する。

本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。

符号の説明

Ｅ１、Ｅ１１、Ｅ２１素子形成領域、Ｅ２、Ｅ１２、Ｅ２２素子分離領域、１、１１、２１支持基板、２、１２、２２ＢＯＸ層、３、１３、２３単結晶半導体層、３ａ、１３ａ、２３ａ薄膜層、４アモルファス層、５、１５、２５酸化膜、６、１６、２６ゲート電極、７、１７、２７サイドウォールスペーサ、８、１８、２８ソース／ドレイン層、Ｒレジストパターン、Ｎイオン注入、１４素子分離絶縁膜、２９酸化防止膜

Claims

膜厚の異なる半導体層を絶縁体上に形成する工程と、
膜厚の薄い方の半導体層が消滅するまで前記半導体層の熱酸化を行うことにより、前記半導体層の分離を行う工程とを備えることを特徴とする半導体基板の製造方法。
絶縁体上に形成された単結晶半導体層に選択的にイオン注入を行うことにより、素子分離領域の単結晶半導体層を途中の深さまでアモルファス化する工程と、
前記アモルファス化された単結晶半導体層を除去することにより、前記素子分離領域の単結晶半導体層を薄膜化する工程と、
前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程とを備えることを特徴とする半導体基板の製造方法。
絶縁体上に形成された単結晶半導体層の素子形成領域上に酸化防止膜を選択的に形成する工程と、
前記酸化防止膜をマスクとして前記単結晶半導体層を途中の深さまで熱酸化することにより、素子分離領域の単結晶半導体層を薄膜化する工程と、
前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を前記素子形成領域に形成する工程とを備えることを特徴とする半導体基板の製造方法。
絶縁体上に形成された単結晶半導体層の素子分離領域上に酸化膜を選択的に形成する工程と、
前記酸化膜をマスクとして前記単結晶半導体層上に選択的にエピタキシャル成長を行うことにより、素子形成領域の単結晶半導体層を厚膜化する工程と、
前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程とを備えることを特徴とする半導体基板の製造方法。
膜厚の異なる半導体層を絶縁体上に形成する工程と、
膜厚の薄い方の半導体層が消滅するまで前記半導体層の熱酸化を行うことにより、前記半導体層の分離を行う工程と、
前記分離された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
絶縁体上に形成された単結晶半導体層に選択的にイオン注入を行うことにより、素子分離領域の単結晶半導体層を途中の深さまでアモルファス化する工程と、
前記アモルファス化された単結晶半導体層を除去することにより、前記素子分離領域の単結晶半導体層を薄膜化する工程と、
前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程と、
前記分離された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
絶縁体上に形成された単結晶半導体層の素子形成領域上に酸化防止膜を選択的に形成する工程と、
前記酸化防止膜をマスクとして前記単結晶半導体層を途中の深さまで熱酸化することにより、素子分離領域の単結晶半導体層を薄膜化する工程と、
前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を前記素子形成領域に形成する工程と、
前記分離された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
絶縁体上に形成された単結晶半導体層の素子分離領域上に酸化膜を選択的に形成する工程と、
前記酸化膜をマスクとして前記単結晶半導体層上に選択的にエピタキシャル成長を行うことにより、素子形成領域の単結晶半導体層を厚膜化する工程と、
前記素子分離領域の単結晶半導体層が消滅するまで前記単結晶半導体層の熱酸化を行うことにより、前記素子分離領域を隔てて分離された半導体層を素子形成領域に形成する工程と、
前記分離された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。