JP2006100681A

JP2006100681A - 半導体装置、半導体基板の製造方法および半導体装置の製造方法

Info

Publication number: JP2006100681A
Application number: JP2004286782A
Authority: JP
Inventors: Hiroshi Kanemoto; 啓金本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-09-30
Filing date: 2004-09-30
Publication date: 2006-04-13
Anticipated expiration: 2024-09-30
Also published as: JP4678163B2

Abstract

【課題】ＳＯＩ基板を用いることなく、絶縁体上の半導体層に形成されたトランジスタのゲート幅を広げる。
【解決手段】選択エピタキシャル成長を行うことにより、櫛型形状の第１半導体層５および第２半導体層６を半導体基板１上のＳＯＩ形成領域Ｅ１に順次選択的に形成し、第２半導体層６が覆われるようにして半導体基板１上に酸化防止膜８を形成し、第１半導体層５の端部の一部を露出させる開口部９を酸化防止膜８に形成し、開口部９を介してエッチングガスまたはエッチング液を第１半導体層５に接触させることにより、第１半導体層５をエッチング除去し、半導体基板１と第２半導体層６との間に空洞部１０を形成し、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に酸化膜１１を形成する。
【選択図】図４

Description

本発明は半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｇｅｎ）基板や貼り合わせ基板などが用いられている。

また、例えば、非特許文献１には、ＳＯＮ（ＳｉｌｉｃｏｎＯｎＮｏｔｈｉｎｇ）基板上にゲート電極を形成する方法が開示されている。すなわち、この方法では、Ｓｉ／ＳｉＧｅ／Ｓｉの積層構造を有する半導体基板上にゲート電極を形成する。そして、ゲート電極の両側のＳｉ／ＳｉＧｅ／Ｓｉ層のエッチングを行うことにより、ゲート電極の両側のＳｉＧｅ層を露出させる。そして、ウェットエッチングにてＳｉＧｅ層を選択的に除去することにより、ゲート電極が配置されたＳｉ層の下に空洞を形成する。そして、ゲート電極の両側にエピタキシャル成長を選択的に行った後、イオン注入を行うことにより、ゲート電極の両側にソース／ドレイン層を形成する。
Ｍ．Ｊｕｒｃｚａｋ，Ｔ．Ｓｋｏｔｎｉｃｋｉ，Ｍ．Ｐａｏｌｉ，Ｂ．Ｔｏｒｍｅｎ，Ｊ−Ｌ．Ｒｅｇｏｌｉｎｉ，Ｃ．Ｍｏｒｉｎ，Ａ．Ｓｃｈｉｔｔｚ，Ｊ．Ｍａｒｔｉｎｓ，Ｒ．Ｐａｎｔｅｌ，Ｊ．Ｇａｌｖｉｅｒ．"ＳＯＮ（ＳｉｌｉｃｏｎＯｎＮｏｔｈｉｎｇ）−ＡＮＥＷＤＥＶＩＣＥＡＲＣＨＩＴＥＣＴＵＲＦＯＲＴＨＥＲＵＬＳＩＥＲＡ．" １９９９ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＴｅｃｈｎｏｔｏｇｙＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓｐｐ．２９−３０

しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入が必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。

また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、非特許文献１に開示された方法では、ＳＯＮ構造がゲート電極下にのみ形成され、ソース／ドレイン領域にはＳＯＮ構造を形成することができないため、ソース／ドレイン領域の寄生容量を減らすことができないという問題があった。また、ゲート電極が配置されたＳｉ層の下の空洞は空気層となっているため、Ｓｉ層の欠陥が多い上に、機械的強度や熱伝導率などがバルク半導体に比べて劣り、信頼性に欠けるという問題があった。また、Ｓｉに対するＳｉＧｅの選択比が十分でないため、Ｓｉ層下に配置されたＳｉＧｅ層を広い範囲に渡って除去することが難しく、ゲート幅を広げることが困難であるという問題があった。

そこで、本発明の目的は、ＳＯＩ基板を用いることなく、絶縁体上の半導体層に形成されたトランジスタのゲート幅を広げることが可能な半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、酸化膜が形成された半導体基板と、前記酸化膜をパターニングし露出した半導体基板表面にエピタキシャル成長にて形成された櫛型形状を有する半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。

これにより、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質を向上させることが可能となるとともに、ＳＯＩトランジスタのゲート幅を広げることができる。
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極は、前記櫛型形状の根元に配置されていることを特徴とする。

これにより、細長く構成された半導体層の長手方向にゲート電極を配置することが可能となるとともに、櫛型形状の櫛の部分にソース／ドレイン層を配置することが可能となる。このため、ＳＯＩトランジスタのゲート幅を広げることが可能となるとともに、細長く構成された半導体層の長手方向にゲート電極を配置した場合においても、ソース／ドレイン層に必要な面積を確保することが可能となる。

また、本発明の一態様に係る半導体装置によれば、酸化膜が形成された半導体基板と、前記酸化膜をパターニングし露出した半導体基板表面にエピタキシャル成長にて形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備え、前記ソース／ドレイン層は、前記ゲート電極が配置された半導体層から枝状に伸びた領域に配置されていることを特徴とする。

これにより、半導体層の端部の面積を増大させることが可能となり、エッチングガスまたはエッチング液を半導体層下に侵入し易くすることが可能となる。このため、広い範囲に渡って半導体層下に酸化膜を配置することが可能となり、ソース／ドレイン層に必要な面積を確保することを可能としつつ、ＳＯＩトランジスタのゲート幅を広げることが可能となる。

また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる開口部を形成する工程と、前記開口部が埋め込まれるようにして前記第２半導体層上に支持体絶縁膜を形成する工程と、前記支持体絶縁膜をパターニングすることにより前記第２半導体層の表面の一部を露出させる工程と、前記パターニングされた前記支持体絶縁膜をマスクとして前記第２半導体層および前記第１半導体層をエッチングすることにより、前記半導体基板の表面の一部を露出させるとともに、前記第１半導体層および前記第２半導体層の側面を露出させる工程と、前記第１半導体層の側面から前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする。

これにより、第２半導体層を残したまま第１半導体層を除去することが可能となり、第２半導体層下に空洞部を形成することが可能となるとともに、開口部内に支持体絶縁膜を埋め込むことで、第２半導体層下に空洞部が形成された場合においても、第２半導体層を支持体絶縁膜にて半導体基板上に支持することが可能となる。また、支持体絶縁膜をマスクとして第２半導体層および第１半導体層をエッチングすることにより、第１半導体層の側面を露出させることができる。このため、第１半導体層上に第２半導体層が積層された場合においても、エッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま第１半導体層を除去することが可能となるとともに、第２半導体層の熱酸化により、第２半導体層下の空洞部に酸化膜を形成することが可能となる。このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を酸化膜上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質を向上させることが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に櫛型形状を有する第１半導体層を選択的に形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。

これにより、エッチングガスまたはエッチング液を第２半導体層下に侵入し易くすることが可能となり、第２半導体層を残したまま第１半導体層を広い範囲に渡って除去することが可能となることから、第２半導体層下に空洞部を広い範囲に渡って形成することが可能となる。さらに、第２半導体層を絶縁膜にて覆うことにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層を絶縁膜にて半導体基板上に支持することが可能となる。また、第１半導体層の端部の一部を露出させる開口部を絶縁膜に設けることにより、第１半導体層上に第２半導体層が積層された場合においても、エッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま第１半導体層を除去することが可能となるとともに、第２半導体層の熱酸化により、第２半導体層下の空洞部に酸化膜を形成することが可能となる。このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を酸化膜上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、ゲート幅の広いＳＯＩトランジスタを第２半導体層上に形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの特性および品質を向上させることが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる開口部を形成する工程と、前記開口部が埋め込まれるようにして前記第２半導体層上に支持体絶縁膜を形成する工程と、前記支持体絶縁膜をパターニングすることにより前記第２半導体層の表面の一部を露出させる工程と、前記パターニングされた前記支持体絶縁膜をマスクとして前記第２半導体層および前記第１半導体層をエッチングすることにより、前記半導体基板の表面の一部を露出させるとともに、前記第１半導体層および前記第２半導体層の側面を露出させる工程と、前記第１半導体層の側面から前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、前記第２半導体層上の前記支持体絶縁膜を除去する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。

これにより、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を酸化膜上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質を向上させることが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記支持体絶縁膜は櫛型状にパターニングされることを特徴とする。
これにより、支持体絶縁膜をマスクとして半導体層をエッチングすることにより半導体層を櫛型状にパターニングすることができる。このため、半導体層の端部の面積を増大させることが可能となり、エッチングガスまたはエッチング液を半導体層の端部から半導体層下に侵入し易くすることが可能となる。このため、広い範囲に渡って半導体層下に酸化膜を配置することが可能となり、ソース／ドレイン層に必要な面積を確保することを可能としつつ、ＳＯＩトランジスタのゲート幅を広げることが可能となる。

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）〜図７（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図７（ｂ）は、図１（ａ）〜図７（ａ）のＡ１−Ａ１´〜Ａ７−Ａ７´線でそれぞれ切断した断面図、図１（ｃ）〜図７（ｃ）は、図１（ａ）〜図７（ａ）のＢ１−Ｂ１´〜Ｂ７−Ｂ７´線でそれぞれ切断した断面図である。

図１において、選択エピタキシャル成長を行うことにより、第１半導体層５および第２半導体層６を半導体基板１上に順次選択的に形成する。ここで、第１半導体層５に積層された第２半導体層６の形状は、例えば、櫛型形状とすることができる。
なお、第１半導体層５は、半導体基板１および第２半導体層６よりもエッチング時の選択比が大きな材質を用いることができ、半導体基板１、第１半導体層５および第２半導体層６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層５としてＳｉＧｅ、第２半導体層６してＳｉを用いることが好ましい。これにより、第１半導体層５と第２半導体層６との間の格子整合をとることを可能としつつ、第１半導体層５と第２半導体層６との間のエッチング時の選択比を確保することができる。なお、第１半導体層５および第２半導体層６の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。

次に、図２に示すように、第２半導体層６の熱酸化により第２半導体層６の表面に犠牲酸化膜４を形成する。なお、犠牲酸化膜４の膜厚は、例えば、１０ｎｍ程度とすることができる。そして、ＣＶＤなどの方法により、第２半導体層６が覆われるようにして犠牲酸化膜４上に酸化防止膜８を形成する。なお、酸化防止膜８としては、例えば、シリコン窒化膜を用いることができる。

次に、図３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜８および犠牲酸化膜４をパターニングすることにより、第１半導体層５の端部の一部を露出させる開口部９を酸化防止膜８および犠牲酸化膜４に形成する。ここで、第１半導体層５の端部の一部を露出させる場合、第１半導体層５の端部の残りの一部は酸化防止膜８で覆われたままにする。

次に、図４に示すように、開口部９を介してエッチングガスまたはエッチング液を第１半導体層５に接触させることにより、第１半導体層５をエッチング除去し、半導体基板１と第２半導体層６との間に空洞部１０を形成する。
ここで、第１半導体層５の端部の一部を露出させる開口部９を酸化防止膜８に形成することにより、第２半導体層６下の第１半導体層５にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板１と第２半導体層６との間に空洞部１０を形成することができる。また、第１半導体層５の端部の残りの一部は酸化防止膜８で覆われたままにすることにより、第１半導体層５が除去された場合においても、第２半導体層６を酸化防止膜８にて半導体基板１上で支持することが可能となる。

また、第１半導体層５に積層された第２半導体層６の形状を櫛型形状とすることにより、開口部９にて露出される第１半導体層５の端部の面積を広げることが可能となる。このため、エッチングガスまたはエッチング液を第２半導体層６下に侵入し易くすることが可能となり、第２半導体層６のエッチング量を抑制しつつ、広い範囲に渡って第１半導体層５を除去することが可能となる。

なお、半導体基板１および第２半導体層６がＳｉ、第１半導体層５がＳｉＧｅの場合、第１半導体層５のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層６のオーバーエッチングを抑制しつつ、第１半導体層５を除去することが可能となる。

ここで、第２半導体層６の形状を櫛型形状としたときの櫛の幅Ｗ１は以下の式で表すことができる。
Ｗ１＝（許容される第２半導体層６のエッチング量）／（第１半導体層５に対する第２半導体層６のエッチング選択比）×２
例えば、ＳｉとＳｉＧｅの選択比が１００の場合、ＳｉＧｅを０．５μｍだけエッチングすると、Ｓｉは５０Åだけエッチングされる。そして、５０ÅのＳｉのエッチング量を許容する場合、櫛の幅Ｗ１を１μｍ以下とすれば、Ｓｉ下のＳｉＧｅを完全に除去することができる。ゲート電極が形成される櫛の根元の幅Ｗ２も櫛の幅Ｗ１と同じ１μｍとすればよく、ゲート長がサブミクロンオーダーのゲート電極を余裕を持って第２半導体層６上に配置することができる。

次に、図５に示すように、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に酸化膜１１を形成するとともに、ＳＯＩ形成領域の周囲に素子分離膜３を形成する。なお、酸化膜１１を形成した後、高温アニールを行うようにしてもよい。
次に、図６に示すように、酸化防止膜８および犠牲酸化膜４を除去することにより、第２半導体層６の表面を露出させる。

次に、図７に示すように、第２半導体層６の表面の熱酸化を行うことにより、第２半導体層６の表面にゲート絶縁膜２０を形成する。そして、ゲート絶縁膜２０が形成された第２半導体層６上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層６上にゲート電極２１を形成する。ここで、ゲート電極２１は、第２半導体層６の櫛型形状の根元に沿って配置することができる。

次に、ゲート電極２１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６内にイオン注入することにより、ゲート電極２１の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層６に形成する。そして、ＬＤＤ層が形成された第２半導体層６上に、ＣＶＤなどの方法により絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２１の側壁にサイドウォール２２を形成する。そして、ゲート電極２１およびサイドウォール２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６内にイオン注入することにより、サイドウォール２２の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２３を第２半導体層６に形成する。そして、ゲート電極２１上にゲートコンタクトＣ１を形成するとともに、第２半導体層６の櫛型形状の櫛の部分にソース／ドレインコンタクトＣ２を形成する。

これにより、第２半導体層６の欠陥の発生を低減させつつ、第２半導体層６を酸化膜１１上に広い範囲に渡って配置することが可能となり、第２半導体層６の結晶品質を損なうことなく、第２半導体層６と半導体基板１との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、ゲート幅の広いＳＯＩトランジスタを第２半導体層６上に形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの特性および品質を向上させることが可能となる。

図８（ａ）〜図１２（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図８（ｂ）〜図１２（ｂ）は、図８（ａ）〜図１２（ａ）のＡ１１−Ａ１１´〜Ａ１５−Ａ１５´線でそれぞれ切断した断面図である。
図８において、エピタキシャル成長を行うことにより、第１半導体層５５および第２半導体層５６を半導体基板５１上に順次選択的に形成する。なお、第１半導体層５５は、半導体基板５１および第２半導体層５６よりもエッチング時の選択比が大きな材質を用いることができ、半導体基板５１および第２半導体層５６がＳｉの場合、第１半導体層５５としてＳｉＧｅを用いることが好ましい。

そして、フォトリソグラフィー技術およびエッチング技術を用いて第１半導体層５５および第２半導体層５６をパターニングすることにより、第１半導体層５５および第２半導体層５６を貫通して半導体基板５１を露出させる開口部５９を形成する。
次に、図９に示すように、ＣＶＤなどの方法により、第２半導体層５６上の全面に支持体絶縁膜５８を形成する。なお、支持体絶縁膜５８の材質としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて支持体絶縁膜５８をパターニングすることにより、第２半導体層５６の表面の一部を露出させる。なお、支持体絶縁膜５８をパターニングする場合、支持体絶縁膜５８の形状は、例えば、櫛型形状とすることができる。

次に、図１０に示すように、パターニングされた支持体絶縁膜５８をマスクとして第２半導体層５６および第１半導体層５５をエッチングすることにより、半導体基板５１の表面の一部を露出させるとともに、第１半導体層５５および第２半導体層５６の側面を露出させる。
次に、図１１に示すように、第１半導体層５５の側面を介してエッチングガスまたはエッチング液を第１半導体層５５に接触させることにより、第１半導体層５５をエッチング除去し、半導体基板５１と第２半導体層５６との間に空洞部６０を形成する。

次に、図１２に示すように、半導体基板５１および第２半導体層５６の熱酸化を行うことにより、半導体基板５１と第２半導体層５６との間の空洞部６０に酸化膜６１を形成する。そして、第２半導体層５６上の支持体絶縁膜５８を除去し、図７と同様の工程により第２半導体層５６にトランジスタを形成する。
これにより、第２半導体層５６を残したまま第１半導体層５５を除去することが可能となり、第２半導体層５６下に空洞部６０を形成することが可能となるとともに、開口部５９内に支持体絶縁膜５８を埋め込むことで、第２半導体層５６下に空洞部６０が形成された場合においても、第２半導体層５６を支持体絶縁膜５８にて半導体基板５１上に支持することが可能となる。また、支持体絶縁膜５８をマスクとして第２半導体層５６および第１半導体層５５をエッチングすることにより、第１半導体層５５の側面を露出させることができる。このため、第１半導体層５５上に第２半導体層５６が積層された場合においても、エッチングガスまたはエッチング液を第１半導体層５５に接触させることが可能となり、第２半導体層５６を残したまま第１半導体層５５を除去することが可能となるとともに、第２半導体層５６および半導体基板５１の熱酸化により、第２半導体層５６下の空洞部６０に酸化膜６１を形成することが可能となる。このため、第２半導体層５６の欠陥の発生を低減させつつ、第２半導体層５６を酸化膜６１上に配置することが可能となり、第２半導体層５６の品質を損なうことなく、第２半導体層５６と半導体基板５１との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層５６上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質を向上させることが可能となる。

また、支持体絶縁膜５８をマスクとして第１半導体層５５および第２半導体層５６をエッチングすることにより第１半導体層５５および第２半導体層５６を櫛型状にパターニングすることができる。このため、第１半導体層５５の端部の面積を増大させることが可能となり、エッチングガスまたはエッチング液を第１半導体層５５の端部から第２半導体層５６下に侵入し易くすることが可能となる。このため、広い範囲に渡って第２半導体層５６下に酸化膜６１を配置することが可能となり、ソース／ドレイン層に必要な面積を確保することを可能としつつ、ＳＯＩトランジスタのゲート幅を広げることが可能となる。

また本実施形態においては、第１半導体層５５および第２半導体層５６を櫛型状にパターニングする例を示したが、櫛形状に限らず平面視において略長方形または略正方形などにパターニングしてもよい。

本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第２実施形態に係る半導体装置の製造方法を示す図。本発明の第２実施形態に係る半導体装置の製造方法を示す図。本発明の第２実施形態に係る半導体装置の製造方法を示す図。本発明の第２実施形態に係る半導体装置の製造方法を示す図。本発明の第２実施形態に係る半導体装置の製造方法を示す図。

符号の説明

１、５１半導体基板、３素子分離膜、４犠牲酸化膜、５、５５第１半導体層、６、５６第２半導体層、８酸化防止膜、９、５９開口部、１０、６０空洞部、１１、６１酸化膜、２０ゲート絶縁膜、２１ゲート電極、２２サイドウォールスペーサ、２３ソース／ドレイン層、Ｃ１ゲートコンタクト、Ｃ２ソース／ドレインコンタクト、５８絶縁膜

Claims

酸化膜が形成された半導体基板と、
前記酸化膜をパターニングし露出した半導体基板表面にエピタキシャル成長にて形成された櫛型形状を有する半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする半導体装置。
前記ゲート電極は、前記櫛型形状の根元に配置されていることを特徴とする請求項１記載の半導体装置。
酸化膜が形成された半導体基板と、
前記酸化膜をパターニングし露出した半導体基板表面にエピタキシャル成長にて形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備え、
前記ソース／ドレイン層は、前記ゲート電極が配置された半導体層から枝状に伸びた領域に配置されていることを特徴とする半導体装置。
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる開口部を形成する工程と、
前記開口部が埋め込まれるようにして前記第２半導体層上に支持体絶縁膜を形成する工程と、
前記支持体絶縁膜をパターニングすることにより前記第２半導体層の表面の一部を露出させる工程と、
前記パターニングされた前記支持体絶縁膜をマスクとして前記第２半導体層および前記第１半導体層をエッチングすることにより、前記半導体基板の表面の一部を露出させるとともに、前記第１半導体層および前記第２半導体層の側面を露出させる工程と、
前記第１半導体層の側面から前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
半導体基板の表面の一部に櫛型形状を有する第１半導体層を選択的に形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる開口部を形成する工程と、
前記開口部が埋め込まれるようにして前記第２半導体層上に支持体絶縁膜を形成する工程と、
前記支持体絶縁膜をパターニングすることにより前記第２半導体層の表面の一部を露出させる工程と、
前記パターニングされた前記支持体絶縁膜をマスクとして前記第２半導体層および前記第１半導体層をエッチングすることにより、前記半導体基板の表面の一部を露出させるとともに、前記第１半導体層および前記第２半導体層の側面を露出させる工程と、
前記第１半導体層の側面から前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、
前記第２半導体層上の前記支持体絶縁膜を除去する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
前記支持体絶縁膜は櫛型状にパターニングされることを特徴とする請求項６記載の半導体装置の製造方法。