KR20080010276A - 반도체 장치 및 그 제조 방법 - Google Patents
반도체 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20080010276A KR20080010276A KR1020070068624A KR20070068624A KR20080010276A KR 20080010276 A KR20080010276 A KR 20080010276A KR 1020070068624 A KR1020070068624 A KR 1020070068624A KR 20070068624 A KR20070068624 A KR 20070068624A KR 20080010276 A KR20080010276 A KR 20080010276A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- semiconductor layer
- semiconductor
- region
- single crystal
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 125
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 238000005530 etching Methods 0.000 claims abstract description 20
- 239000002243 precursor Substances 0.000 claims abstract description 14
- 239000012212 insulator Substances 0.000 claims abstract description 5
- 230000001590 oxidative effect Effects 0.000 claims abstract description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 97
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 19
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 15
- 238000005498 polishing Methods 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 239000000126 substance Substances 0.000 abstract description 4
- 239000011810 insulating material Substances 0.000 abstract 1
- 230000035515 penetration Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 25
- 229910052814 silicon oxide Inorganic materials 0.000 description 25
- 230000015572 biosynthetic process Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 12
- 229960002050 hydrofluoric acid Drugs 0.000 description 8
- 239000007788 liquid Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910017604 nitric acid Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- -1 fluoric acid peroxide Chemical class 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 소자 영역을 기판으로부터 절연하는 매립 절연층 내에 간극을 갖지 않는 SOI 구조를 얻는 것을 과제로 한다.
복수의 SOI 형성 영역이 배치된 기판(202) 위에 단결정 실리콘 게르마늄층(324) 및 단결정 실리콘층(326)을 형성하고, SOI 형성 영역(204)의 한 변만을 포함하도록 인접하는 지지체 구멍(332)을 형성한다. 그리고, 지지체 구멍(332)을 통해 기판(202)과 연접(連接)하는 지지체(352)로 단결정 실리콘층(326)을 지지하면서 단결정 실리콘 게르마늄층(324)을 제거하여 공동부(空洞部)(372)를 형성하고, 당해 공동부에 매립 절연층(382)을 열산화에 의해 형성하여 SOI 구조를 얻는다.
지지체, 버퍼층, 매립 절연층, 평탄화 절연층, 게이트 절연막, 게이트 전극
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
SOI 구조 위에 형성된 전계 효과형 트랜지스터는 소자 분리의 용이성, 래치업 프리(no latch-up phenomenon), 소스/드레인 접합 용량이 작다는 점 등으로부터, 그 유용성이 주목받고 있다. 특히, 완전 공핍(空乏)형 SOI(Silicon On Insulator) 트랜지스터는 저소비 전력과 고속 동작이 가능하고 저전압 구동이 용이하기 때문에, 연구가 활발하게 행해지고 있다.
벌크 웨이퍼 위에 SOI 구조를 형성하는 방법으로서, 예를 들어 비특허문헌 1에 개시된 방법이 있다. 형성 방법은, 먼저, 단결정 실리콘 기판 위에 단결정 실리콘 게르마늄층, 및 단결정 실리콘층을 에피택셜 성장법에 의해 형성하고, 소자 영역(SOI 구조를 형성해야 하는 영역)의 양단에 지지체 구멍을 형성한다. 다음으로, 상기 기판 위의 전면(全面)에 형성한 절연체층을 패터닝하고, 상기 지지체 구멍에 의해 상기 소자 영역을 상기 기판에 대하여 유지하는 지지체를 형성한다. 다음으로, 상기 단결정 실리콘 게르마늄층을 불질산(hydrofluoric nitric acid)을 이 용하여 선택적으로 에칭하고 공동부를 형성하여 SON(Silicon On Nothing) 구조로 한다. 그리고, 마지막으로, 상기 단결정 실리콘 기판 및 단결정 실리콘층을 열산화하여, 상기 공동부의 상하 방향으로부터 실리콘 산화막을 성장시키고, 상기 공동부에 매립 절연층을 충전하여 S0I 구조로 한다. 또한, 공동부에 매립 절연층을 충전한 후에는, CMP(화학적 기계적 연마)에 의해 평탄화하고, 불소계 용액에 의해 SOI 구조를 형성해야 하는 영역 위에 단결정 실리콘층을 노출시킨다.
[비특허문헌 1] T.sakai et al., Second International SiGe Technology and Device Meeting, Meeting Abstract, pp. 230-231, May(2004)
그러나, 상기 형성 방법에서는, 지지체가 SOI 구조를 형성해야 하는 영역의 대향하는 2변을 기판에 대하여 고정하고 있기 때문에, 단결정 실리콘 기판, 및 단결정 실리콘층을 열산화하는 공정에서, 지지체 내에 발생하는 응력의 영향이 단결정 실리콘층에 미치기 쉽다. 특히, 압축 응력이 발생한 경우, 당해 지지체 및 단결정 실리콘층이 상방으로, 즉 볼록한 형상으로 휘어지기 때문에, 공동부의 상하 방향으로부터 성장하는 실리콘 산화막끼리의 계면에 간극이 남을 수 있다. 그리고, 당해 간극에 CMP 공정 및 단결정 실리콘층을 노출시키는 공정에서 불소계 용액이 스며들어, 상기 단결정 실리콘층이 박리될 위험성이 생길 수 있다.
도 14에 종래의 방법에 의한 SOI 구조의 형성시에서의 간극 발생의 형태를 나타낸다. 도 14의 (a)는, 단결정 실리콘 기판(102) 위의 SOI 구조를 형성해야 하는 영역에, 도시하지 않은 단결정 실리콘 게르마늄층, 및 단결정 실리콘층(104)을 형성하고, 양측이 지지체 구멍(106)을 통해 단결정 실리콘 기판(102)과 연접하고 있는 지지체(108)로 상면을 덮어 단결정 실리콘층(104)을 지지한 후, 단결정 실리콘 게르마늄층을 선택적으로 에칭하여 제거하고, 단결정 실리콘층(104)의 하층에 공동부(110)를 형성한 상태이다. 단결정 실리콘 게르마늄층을 제거하는 공정에서는 특별히 응력은 가해지지 않기 때문에, 지지체(108)는 휘어지지 않고, 단결정 실리콘층(104)은 수평하다.
도 14의 (b)는, 공동부(110) 내에 실리콘 산화막으로 이루어진 매립 절연층 을 형성하기 위해, 공동부(110)의 상층의 단결정 실리콘층(104)과 하층의 단결정 실리콘 기판(102)의 열산화를 개시한 상태를 나타낸 것이다. 상기 2층의, 공동부에 대향하는 면에, 실리콘 산화막(112) 및 실리콘 산화막(113)이 성장하기 시작하는 동시에, 지지체(108) 내에는 가열에 의해 압축 응력(116)이 생긴다. 여기에서, 지지체(108)는 양측이 지지체 구멍(106)을 통해 단결정 실리콘 기판(102)과 연접하고 있기 때문에, 수평 방향으로는 신장(伸張)할 수 없다. 한편, 지지체(108)는 개별적으로 점재(點在)하고 있어, 단결정 실리콘 기판(102)보다도 변형되기 쉽다. 따라서, 압축 응력(116)을 개방하기 위해, 지지체(108) 및 당해 지지체로 지지되어 있는 단결정 실리콘층(104)에는 도면 부호 118로 나타낸 힘이 가해진다. 그 결과, 지지체(108) 등은 상방향으로, 즉 아치 형상으로 휘어지기 시작한다.
도 14의 (c)는, 열산화가 종료된 상태이다. 지지체(108) 및 단결정 실리콘층(104)이 상방으로 휘어진 상태로 산화되기 때문에, 단결정 실리콘층(104)의 표면에 생기는 실리콘 산화막(112)과 단결정 실리콘 기판(102)의 표면에 생기는 실리콘 산화막(113) 사이에, 얇은 원호(圓弧) 형상의 간극(120)이 형성된다(본래의 목적은, 상기 2층의 실리콘 산화막이 일체로 되는 매립 절연층을 형성하는 것이다). 후술하는 바와 같이, SOI 구조를 형성하기 위해서는, 지지체(108)를 제거하여 단결정 실리콘층(104)의 표면을 노출시키기 위해서 CMP(화학적 기계적 연마) 공정을 행한다. 그 때, 당해 간극에 불산계의 에칭액이 스며들면, 매립 절연층이 에칭되어, 상층의 단결정 실리콘층(104)이 박리되는 가능성이 생길 수 있다. 본 발명의 과제는, 당해 간극의 발생을 방지함으로써, SOI 구조를 갖는 반도체 장치의 품질 및 수 율(收率)을 향상시키는 것이다.
상기 과제를 해결하기 위해서, 본 발명에 따른 반도체 장치의 제조 방법은, 장래에 SOI 구조가 형성되는 제 1 영역이 서로 소정의 간격을 두고 배치되어 있는 반도체 기판 위에, 상기 반도체 기판보다도 빠른 속도로 에칭 가능한 제 1 반도체층을 형성하는 공정과, 상기 제 1 반도체층 위에, 상기 제 1 반도체층보다 에칭 속도가 느린 제 2 반도체층을 형성하는 공정과, 상기 제 1 영역 각각에 대하여 1개씩 배치되어 있고, 상기 제 1 영역과 1개의 선을 통하여 인접하는 제 2 영역으로부터, 상기 제 1 반도체층 및 상기 제 2 반도체층을 제거하여, 상기 반도체 기판이 노출되는 지지체 구멍을 형성하는 공정과, 상기 반도체 기판 위의, 적어도 상기 제 1 영역 및 상기 제 2 영역을 포함하는 영역 위에 절연물로 이루어진 지지체 전구(前驅)층을 형성하는 공정과, 상기 제 1 영역 및 상기 지지체 구멍의 저부(底部) 중 적어도 상기 1개의 선을 포함하는 영역을 남기고 상기 지지체 전구층을 에칭 제거하여, 상기 지지체 구멍과 상기 제 2 반도체층을 연결하는 지지체를 형성하는 공정과, 상기 지지체를 마스크로 하여 상기 제 1 반도체층 및 상기 제 2 반도체층을 에칭하고, 상기 제 1 영역 위에 형성되어 있는 상기 제 1 반도체층 및 상기 제 2 반도체층의 측단면을, 상기 제 2 영역에 인접하는 부분을 제외하고 노출시키는 공정과, 상기 제 1 반도체층을, 상기 제 2 반도체층 및 상기 반도체 기판에 대하여 선택적으로 에칭 제거함으로써, 상기 제 2 반도체층 아래에 공동부(空洞部)를 형성하는 공정과, 상기 공동부 상층의 상기 제 2 반도체층, 및 상기 공동부 하층의 상기 반도체 기판을 열산화하여, 상기 공동부 내에 반도체 산화막으로 이루어진 매립 절연층을 형성하는 공정과, 상기 지지체를 적어도 상기 제 1 영역 위로부터 제거하여, 상기 제 2 반도체층을 노출시키는 공정을 포함하는 것을 특징으로 한다.
상기 제조 방법이라면, 장래에 SOI 구조가 형성되는 제 1 영역과 1개의 선을 통하여 인접하는 지지체 구멍을 형성하기 때문에, 상기 제 1 영역의 한쪽 측에서만 반도체 기판과의 연결을 유지하는 캔틸레버식 지지체를 형성할 수 있다. 그리고, 상기 상태에서 상기 공동부 내에 열산화막으로 이루어진 매립 절연층을 형성하기 때문에, 상기 지지체가 당해 지지체 내에 발생하는 응력에 의해 아치 형상으로 휘어지는 현상을 억제할 수 있다. 따라서, 이러한 제조 방법에 의해, 매립 절연층 내의 간극의 발생을 억제할 수 있고, 품질 등이 향상된 SOI 구조, 및 당해 SOI 구조 위에 형성된 반도체 장치를 얻을 수 있다.
바람직하게는, 상기 제 1 영역의 평면 형상은 직사각형이며, 상기 1개의 선은, 상기 제 1 영역을 형성하는 4변 중 한쪽의 단변(短邊)인 것을 특징으로 한다.
상기 제조 방법이라면, 직사각형인 SOI 구조로 해야 하는 영역의 한쪽의 단변 측에만 지지체 구멍을 형성함으로써, 당해 제 1 영역에 대한 지지체 구멍의 면적을 억제할 수 있고, 반도체 기판의 면적에 차지하는 제 1 영역의 면적 비율을 향상시킬 수 있다. 또한, 상기 제 1 반도체층을 쌍방의 장변(長邊) 측으로부터 에칭하기 때문에, 에칭액이 상기 제 1 영역 전면(全面)에 고루 미치기 쉽고, 상기 공동부의 형성이 용이해진다.
또한, 바람직하게는, 상기 단변의 길이는 1.25㎛ 이하이다.
상기 제 1 영역의 폭이 1.25㎛ 이하이면 에칭액이 양측으로부터 충분히 침투하기 때문에, 한층 더 확실하게 상기 공동부를 형성할 수 있다. 따라서, 이러한 제조 방법에 의해, 상기 제 2 반도체층과 상기 반도체 기판의 절연이 한층 더 확실해지고, 품질 및 수율 등이 한층 더 향상된 SOI 구조를 얻을 수 있다.
또한, 바람직하게는, 상기 반도체 기판 및 상기 제 2 반도체층은 단결정 실리콘으로 이루어지고, 상기 제 1 반도체층은 단결정 실리콘 게르마늄으로 이루어지는 것을 특징으로 한다.
단결정 실리콘 게르마늄은, 불질산계의 에칭액을 사용하면 단결정 실리콘에 대하여 선택적으로, 즉 단결정 실리콘과 비교하여 현저하게 빠른 속도로 에칭할 수 있기 때문에, 공동부의 형성이 용이하다. 따라서, 이러한 제조 방법에 의해, 품질 및 수율 등이 향상된 SOI 구조를 한층 더 용이하게 얻을 수 있다.
또한, 바람직하게는, 상기 제 1 반도체층을 형성하는 공정 전에, 상기 반도체 기판 위에 단결정 실리콘으로 이루어진 버퍼층을 형성하는 공정을 더 포함하고, 상기 공동부는 상기 제 2 반도체층과 상기 단결정 실리콘으로 이루어진 버퍼층 사이에 형성되고, 상기 매립 절연층은 상기 단결정 실리콘으로 이루어진 버퍼층의 열산화물을 포함하는 것을 특징으로 한다.
상기 제 1 반도체층을 형성하기 전에 버퍼층을 형성함으로써, 상기 반도체 기판 내의 미세한 결함 등이, 상기 제 1 반도체층 및 상기 제 2 반도체층에 영향을 미치는 것을 억제할 수 있다. 따라서, 이러한 제조 방법에 의해, 품질 및 수율 등이 한층 더 향상된 SOI 구조를 얻을 수 있다.
또한, 본 발명에 따른 반도체 장치는 상술한 제조 방법으로 제조된 것을 특징으로 한다.
이러한 구성에 의하면, 저소비 전력과 고속 동작이 가능하고 저전압 구동이 용이한 반도체 장치를 한층 더 용이하게 제공할 수 있다.
본 발명의 바람직한 실시예를 첨부된 도면에 기초하여 상세하게 설명한다. 또한, 이하에 서술하는 실시예는, 본 발명의 바람직한 구체예이기 때문에 기술적으로 바람직한 여러 가지의 한정이 부가되어 있지만, 본 발명의 범위는, 이하의 설명에서 특별히 본 발명을 한정하는 취지의 기재가 없는 한 이 실시예들에 한정되는 것은 아니다. 또한, 이하의 설명에서 참조하는 도면에서는, 도시의 편의상, 부재 내지 부분의 축척 등을 실제의 것과는 다르게 나타내는 경우가 있다.
[실시예]
본 발명의 실시예를 도 1, 및 도 2의 (a), (b)∼도 12의 (a), (b)의 공정도 에 기초하여 설명한다. 또한, 각 공정도의 (b)는 평면도이며, (a)는 (b)의 A-A'선에서의 단면도이다.
도 1은, 본 실시예에서의 반도체 기판으로서의 단결정 실리콘 기판(이하, 「기판」이라고 함)(202) 위의, 각각의 영역의 배치를 나타낸 것이다. 기판(202) 위에는, 제 1 영역으로서의 SOI 형성 영역(204)과, 당해 영역에 인접하는 제 2 영역으로서의 지지체 구멍 형성 영역(206)이, 소정의 간격을 두고 매트릭스 형상으로 배치되어 있다. 그리고, SOI 형성 영역(204)과 지지체 구멍 형성 영역(206) 주위 로부터 소정의 간격을 두고 LOCOS 영역(208)이 격자 형상으로 배치되어 있다. LOCOS 영역(208)과 SOI 형성 영역(204) 및 지지체 구멍 형성 영역(206) 사이는, 상기 3종의 영역의 어느 것에도 속하지 않는 영역이다.
SOI 형성 영역(204)은 직사각형이며, 단변의 길이는 1.25㎛ 이내가 바람직하다. 장변의 길이는 형성해야 하는 반도체 장치에 의해 정할 수 있다. 지지체 구멍 형성 영역(206)은 사각형이며, SOI 형성 영역(204)의 한쪽의 단변에 인접하고 있다. 그리고, 인접하는 변의 길이는 상기 단변보다도 약간 긴 것이 바람직하다. 도면 중의 파선(破線)은 격자 형상의 LOCOS 영역(208)의 중심선이며, 당해 파선으로 구획되는 직사각형이, 상기 공정도에서의 평면도(b)이다. 이하, 각 공정도에 기초하여 본 실시예의 반도체 장치의 제조 방법을 서술한다.
먼저, 도 2에 나타낸 바와 같이, LOCOS 영역(208)에, 각각의 SOI 형성 영역(204)을 전기적으로 분리하는 LOCOS층(312)을 형성한다. 기판(202) 위의 LOCOS 영역(208) 이외의 영역에 형성한 실리콘 질화막을 마스크로서 사용하는 공지의 방법에 의해 형성한다.
다음으로, 도 3에 나타낸 바와 같이, 기판(202) 위 전면에 에피택셜 성장법에 의해, 하층으로부터 순서대로 버퍼층으로서의 단결정 실리콘층(이하, 「버퍼층」이라고 함)(322)을 20㎚, 제 1 반도체층으로서의 단결정 실리콘 게르마늄층(324)을 30㎚, 제 2 반도체층으로서의 단결정 실리콘층(326)을 100㎚의 막두께로 형성한다. 또한, LOCOS층(312) 위는 하지(下地)가 단결정이 아니기 때문에, 상기 3층의 반도체층은 다결정으로 되지만, 본 실시예에서는 특별하게 문제가 되지는 않는다. 당해 3층의 다결정층을, 이하의 문장에서 다결정 실리콘층(328)이라고 한다.
다음으로, 도 4에 나타낸 바와 같이, 지지체 구멍 형성 영역(206)으로부터 상기 3층의 단결정의 박막, 즉 단결정 실리콘층(326), 단결정 실리콘 게르마늄층(324), 및 버퍼층(322)을 포토리소그래피법(레지스트를 노광 및 현상에 의해 패터닝하고, 당해 레지스트를 마스크로 하여, 마스크 비형성 영역을 에칭하는 방법)에 의해 제거하고, 기판(202) 표면을 노출시키는 지지체 구멍(332)을 형성한다. 상술한 바와 같이 지지체 구멍(332)의 평면 형상은, SOI 형성 영역(204)의 단변보다도 폭을 넓게 취한다. 또한, 지지체 구멍(332)의 형성시에는, 당해 구멍의 저부에서 기판(202) 자체도 약간 에칭되지만, 특별하게 문제가 생기지는 않는다.
다음으로, 도 5에 나타낸 바와 같이, 기판(202) 위 전면에 CVD법에 의해 실리콘 산화막으로 이루어진 지지체 전구층(342)을 형성한다. 두께는 대략 400nm가 바람직하다. 또한, 실리콘 산화막 대신 실리콘 질화막을 이용해도 된다.
다음으로, 도 6에 나타낸 바와 같이, 지지체 전구층(342)을, SOI 형성 영역(204)과 지지체 구멍(332)의 저부 중 적어도 SOI 형성 영역(204)에 인접하는 영역을 제외한 영역으로부터, 포토리소그래피법에 의해 제거하고, 단결정 실리콘층(326)을 지지체 구멍(332)을 통하여 기판과 연결하는 지지체(352)를 형성한다. 지지체 구멍(332)은 제 1 영역의 한 변만을 포함하기 때문에, 지지체(352)는 편측에서만 단결정 실리콘층(326)을 상측으로부터 지지하는 캔틸레버식 지지체(352)로 된다.
또한, 지지체 전구층(342)은 포토리소그래피시에 LOCOS층(312) 위에는 남기 는 것이 바람직하다. 후술하는 CMP 공정에서, LOCOS층(312)이 연마되는 것을 억제하는데 있어서 도움이 된다.
다음으로, 도 7에 나타낸 바와 같이, 지지체(352) 및 LOCOS층(312) 위에 남긴 지지체 전구층(342)을 마스크로 하여, 단결정 실리콘층(326), 단결정 실리콘 게르마늄층(324), 및 버퍼층(322)을 이방성 건식 에칭한다. SOI 형성 영역(204)에 적층되어 있는 3층의 단결정 반도체층의 측단면이, 지지체 구멍(332)과 인접하는 한쪽의 단변 측을 제외하고 노출된다. 또한, 상기 공정에서는 기판(202)의 일부 영역도 약간 에칭되지만, 특별하게 문제가 생기지는 않는다.
다음으로, 도 8에 나타낸 바와 같이, SOI 형성 영역(204)의 상기 3층의 단결정 반도체층의 측단면에 에칭액인 불질산(불산, 질산, 물의 혼합액)을 작용시켜, 단결정 실리콘층(326)과 버퍼층(322) 사이에 공동부(372)를 형성한다. 단결정 실리콘 게르마늄은, 에칭액으로서 불질산(불산, 질산, 물의 혼합액)을 사용하면, 단결정 실리콘에 대하여 높은 선택비로 에칭할 수 있기 때문에, 단결정 실리콘층(326)의 막두께를 거의 감소시키지 않고 공동부(372)를 형성할 수 있다. 또한, 제 1 영역의 폭(단변)은 1.25㎛ 이하이며, 지지체 구멍(332)은 단변 측에 형성되어 있기 때문에, 양측으로부터(쌍방의 장변 측으로부터) 확실하게 에칭액을 침투시켜, 단결정 실리콘 게르마늄층(324)을 완전히 제거할 수 있다. 단결정 실리콘층(326)의 하층은 전체 영역이 공동부(372)로 되기 때문에, 단결정 실리콘층(326)은, 한쪽의 단부(端部)가 지지체 구멍(332)을 통해 기판(202)과 연결되어 있는 캔틸레버식 지지체(352)에 의해 매달려 있는 상태로 된다.
또한, 단결정 실리콘 게르마늄층(324)의 에칭액으로서 불질산 과수(過水), 암모니아 과수 등을 이용해도 된다. 또한, 에칭은 습식 에칭에 한정되는 것은 아니다.
다음으로, 도 9에 나타낸 바와 같이, 공동부(372)를 상하로부터 사이에 두고 있는 버퍼층(322)의 상면, 및 단결정 실리콘층(326)의 하면을 열산화하고, 공동부(372)에 실리콘 산화막으로 이루어진 매립 절연층(382)을 형성한다. 단결정 실리콘층(326)의 상면에는, 지지체(352)가 형성되어 있기 때문에, 단결정 실리콘층(326)의 상면측이 열산화되는 것을 방지하면서 매립 절연층(382)을 형성할 수 있고, 단결정 실리콘층(326)의 막 감소를 억제할 수 있다.
또한, 버퍼층(322)은 20㎚로 얇기 때문에, 버퍼층(322)이 모두 산화된 후에는 기판(202)의 표면이 산화되어 매립 절연층(382)의 일부가 된다. 또한, 버퍼층(322)을 사용하지 않을 경우에는 처음부터 기판(202) 표면이 산화되어, 단결정 실리콘층(326)으로부터 생기는 실리콘 산화막과 함께 매립 절연층(382)으로 된다.
상술한 바와 같이 지지체(352) 내에는 압축 응력이 발생한다. 그러나, 후술하는 바와 같이, 한쪽의 단변 측에서만 기판(202)과 연결되어 있기 때문에, 가열중에 지지체(352) 내에 발생하는 압축 응력이 지지체(352)를 상방으로 휘어지도록 작용하지는 않고, 오히려 하방, 즉 기판(202) 방향으로 가압하도록 작용한다(도 13 참조). 그 때문에 쌍방으로부터 성장하는 실리콘 산화막은 완전하게 밀착하여 일체화되고, 공동부(372)의 내부에는, 간극을 갖지 않는 매립 절연층(382)이 형성된다. 또한, 상기 매립 절연층(382) 형성시에는, 지지체(352)의 주변 등의 영역에 노출되어 있는 기판(202) 표면도 산화되어 실리콘 산화막(384)이 형성되지만, 특별히 문제가 생기지는 않는다.
다음으로, 도 10에 나타낸 바와 같이, 기판(202)의 전면이 실리콘 산화막으로 이루어진 평탄화 절연층(392)을 CVD법으로 형성한다. 막두께는 대략 1000㎚가 바람직하다. 실리콘 산화막 대신 실리콘 질화막이어도 된다.
다음으로, 도 11에 나타낸 바와 같이, CMP(화학적 기계적 연마) 등의 수단에 의해, 지지체(352), 평탄화 절연층(392), 및 LOCOS층(312) 위의 지지체 전구층(342)을 제거하고, 단결정 실리콘층(326)을 노출시킨다. 또한, 지지체 구멍(332) 내에는, 지지체(352)(지지체 전구층(342))가 남는다.
이상의 공정에 의해, 주위를 지지체 전구층(342)(지지체(352)를 포함) 또는 평탄화 절연층(392)으로 둘러싸며, 기판(202)으로부터는 매립 절연층(382)에 의해 절연되고, 또한 LOCOS층(312)에 의해 서로 전기적으로 분리된 단결정 실리콘층(326)이 형성된다.
상술한 바와 같이, 본 실시예에 따른 매립 절연층(382)에는 간극이 존재하지 않고, 아래로부터 순서대로 기판(202), 매립 절연층(382), 단결정 실리콘층(326)과 일체화되어 있다. 따라서, CMP 공정시에도 불산계의 용액이 침투하지 않고, 반도체 기판 위에 S0I 구조를 안정적으로 형성할 수 있다.
마지막으로, 도 12에 나타낸 바와 같이, 단결정 실리콘층(326)을 이용하여 반도체 장치(400)를 형성한다. 우선, 단결정 실리콘층(326)의 표면을 열산화하고, 단결정 실리콘층(326)의 표면에 게이트 절연막(402)을 형성한다. 그리고, CVD법 등에 의해 게이트 절연막(402) 위에 다결정 실리콘층을 형성한다. 그리고, 포토리소그래피법에 의해 다결정 실리콘층을 패터닝하여 게이트 전극(404)을 형성한다. 이하, 공지의 공정을 거쳐 반도체 장치(400)를 형성한다. 구체적으로는, 게이트 전극을 마스크로 하여 As, P, B 등의 불순물을 단결정 실리콘층(326)에 이온 주입함으로써, 게이트 전극의 측방에 배치된 저농도 불순물 도입층으로 이루어지는 LDD층(406)을 형성한다. 그리고, CVD법에 의해, 게이트 전극 위에 절연층을 형성하고, 당해 절연층을 RIE 등의 이방성 에칭에 의해 에치백하여 측벽(408)을 형성한다. 그리고, 게이트 전극 및 측벽을 마스크로 하여 As, P, B 등의 불순물을 단결정 실리콘층(326)에 이온 주입함으로써, 측벽(408)의 측방에 각각 배치된 고농도 불순물 도입층으로 이루어지는 소스·드레인층(410)을 형성하고, 반도체 장치(400)를 형성한다.
상술한 바와 같이, 지지체(352)를 캔틸레버로 함으로써, 반도체 기판 위에 SOI 구조를 용이하게 형성할 수 있기 때문에, 고성능의 전계 효과형 트랜지스터 등의 반도체 장치를 안정적으로 제조할 수 있다.
도 13은, 본 실시예에 따른 매립 절연층(382) 형성시의 지지체(352)의 형태를 나타낸 것이다. 도 13의 (a)는, 도 8의 (a)의 일부와 동일하고, 기판(202) 위의 제 1 영역에 버퍼층(322), 단결정 실리콘층(326), 및 도시하지 않은 단결정 실리콘 게르마늄층을 형성하고, 상기 제 1 영역의 한쪽의 단변에 인접하는 지지체 구멍(332)을 통해 기판(202)과 연접하고 있는 지지체(352)로 상면을 덮어 지지한 후, 상술한 단결정 실리콘 게르마늄층을 선택적으로 에칭하여, 단결정 실리콘층(326)의 하층에 공동부(372)를 형성한 상태이다. 단결정 실리콘 게르마늄층을 제거하는 공정에서는 특별히 응력이 가해지지 않기 때문에, 단결정 실리콘층(326)은 수평하다.
도 13의 (b)는, 공동부(372) 내에 실리콘 산화막으로 이루어진 매립 절연층(382)을 형성하기 위해, 공동부(372) 상층의 단결정 실리콘층(326)과 하층의 버퍼층(322)의 열산화를 개시한 상태를 나타낸 것이다. 상기 2층의 공동부(372) 상방으로부터는 실리콘 산화막(142)이, 하층으로부터는 실리콘 산화막(143)이 각각 형성되기 시작한다. 동시에, 지지체(352) 내에는, 가열에 의해 압축 응력(146), 즉 지지체(352)를 수평 방향으로 신장시키는 힘이 생긴다.
여기에서, 본 실시예의 지지체(352)는 편측만이 지지체 구멍(332)을 통해 기판(202)과 연접하고, 다른 한쪽의 단부는 개방되어 있다. 한쪽의 단부가 고정되고 다른 쪽의 단부가 개방된 상태에서 신장하는 힘이 생긴다. 그 때문에, 상기 고정되어 있는 단부를 지점(支点)으로 하여, 지지체(352) 전체를 하방향으로 회전시키는 힘이 생긴다. 따라서, 지지체(352) 및 단결정 실리콘층(326)에 가해지는 힘(148)은, 도 14에 나타낸 종래예와는 달리 지지체(352)를 아래로 누르는 방향을 향한다.
도 13의 (c)는, 산화가 종료하고, 매립 절연층(382)이 완성된 상태이다. 상술한 바와 같이, 지지체(352)의 한쪽의 단부를 하방향으로 누르는 힘이 작용하고 있는 상태에서 산화가 진행되기 때문에, 상방으로부터 형성되는(성장하는) 실리콘 산화막(142)과 하방으로부터 형성되는(성장하는) 실리콘 산화막(143)이 밀착하여, 간극을 갖지 않는 매립 절연층(382)이 형성된다.
(변형예 1)
상기 실시예에서는, 제 1 반도체층의 하층에, 단결정 실리콘으로 이루어지는 버퍼층(322)을 형성하고 있다. 그러나, 버퍼층(322)은 기판(202) 표면에 존재할 수 있는 결함 등이 단결정 실리콘층(326)에 악영향을 미치는 것을 억제하기 위한 것으로, 지지체(352) 내에 발생하는 압축 응력과는 직접적인 관계가 없다. 따라서, 본 발명의 실시예로서는, 버퍼층(322)을 형성하지 않고 기판(202) 위에 직접 단결정 실리콘 게르마늄층(324)을 형성하는 형태도 가능하다.
(변형예 2)
상기 실시예에서는, 반도체 장치를 전기적으로 분리하기 위해서, 각각의 SOI 형성 영역(204) 사이에 LOCOS층(312)을 형성했지만, 다른 수단, 예를 들어 트렌치 구조를 이용하여 분리하는 것도 가능하다. 또한, 상기 실시예에서의 평탄화 절연층(392)을 형성하는 영역을 확대하여 반도체 장치를 전기적으로 분리하는 것도 가능하다.
(변형예 3)
상기 실시예에서는 지지체 구멍(332)을, SOI 구조를 형성해야 하는 영역의 단변 측에 형성했지만, 장변 측의 한쪽의 변에 인접하도록 형성하는 것도 가능하다. SOI 구조를 형성해야 하는 영역의 폭이 약 1.25㎛까지는 충분히 양측으로부터 에칭액이 침투하여 완전한 공동부(372)를 형성할 수 있기 때문에, 폭이 그 절반 정도인 0.625㎛ 이하의 SOI 구조를 형성하는 경우, 장변에 인접하여 지지체 구멍(332)을 형성해도, 완전하게 기판(202)으로부터 절연된 SOI 구조를 얻을 수 있 다.
(변형예 4)
상기 실시예에서는, SOI 형성 영역의 평면 형상을 직사각형으로 하였다. 그러나, 본 발명에서의 SOI 형성 영역의 형상은 특별하게 한정되지는 않는다. 최종적인 목적인 반도체 장치의 평면 형상에 맞추어 설정할 수 있다. 따라서, 예를 들어, SOI 형성 영역을 사다리꼴로 하는 것도 가능하다.
도 1은 실시예에서의, 기판 위 각각의 영역의 배치를 나타내는 도면.
도 2는 실시예의 반도체 장치의 제조 공정을 나타내는 도면.
도 3은 실시예의 반도체 장치의 제조 공정을 나타내는 도면.
도 4는 실시예의 반도체 장치의 제조 공정을 나타내는 도면.
도 5는 실시예의 반도체 장치의 제조 공정을 나타내는 도면.
도 6은 실시예의 반도체 장치의 제조 공정을 나타내는 도면.
도 7은 실시예의 반도체 장치의 제조 공정을 나타내는 도면.
도 8은 실시예의 반도체 장치의 제조 공정을 나타내는 도면.
도 9는 실시예의 반도체 장치의 제조 공정을 나타내는 도면.
도 10은 실시예의 반도체 장치의 제조 공정을 나타내는 도면.
도 11은 실시예의 반도체 장치의 제조 공정을 나타내는 도면.
도 12는 실시예의 반도체 장치의 제조 공정을 나타내는 도면.
도 13은 실시예의, 매립 절연층의 형성시에서의 지지체의 형태를 나타내는 도면.
도 14는 종래의 SOI 구조의 형성시에서의 간극 발생의 형태를 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
102 : 단결정 실리콘 기판 104 : 단결정 실리콘층
106 : 지지체 구멍 108 : 지지체
110 : 공동부
112 : 단결정 실리콘층 표면에 생기는 실리콘 산화막
113 : 단결정 실리콘 기판 표면에 생기는 실리콘 산화막
116 : 압축 응력
118 : 지지체 및 단결정 실리콘층에 가해지는 힘
120 : 간극
142 : 단결정 실리콘층 표면에 생기는 실리콘 산화막
143 : 단결정 실리콘 기판 표면에 생기는 실리콘 산화막
146 : 압축 응력
148 : 지지체 및 단결정 실리콘층에 가해지는 힘
202 : 단결정 실리콘 기판 204 : SOI 형성 영역
206 : 지지체 구멍 형성 영역 208 : LOCOS 영역
312 : LOCOS층 322 : 버퍼층
324 : 단결정 실리콘 게르마늄층 326 : 단결정 실리콘층
328 : 다결정 실리콘층 332 : 지지체 구멍
342 : 지지체 전구층 352 : 지지체
372 : 공동부 382 : 매립 절연층
384 : 실리콘 산화막 392 : 평탄화 절연층
400 : 반도체 장치 402 : 게이트 절연막
404 : 게이트 전극 406 : LDD층
408 : 측벽 410 : 소스·드레인층
Claims (6)
- 장래에 SOI 구조가 형성되는 제 1 영역이 서로 소정의 간격을 두고 배치되어 있는 반도체 기판 위에, 상기 반도체 기판보다도 빠른 속도로 에칭 가능한 제 1 반도체층을 형성하는 공정과,상기 제 1 반도체층 위에, 상기 제 1 반도체층보다 에칭 속도가 느린 제 2 반도체층을 형성하는 공정과,상기 제 1 영역 각각에 대하여 1개씩 배치되어 있고, 상기 제 1 영역과 1개의 선을 통하여 인접하는 제 2 영역으로부터, 상기 제 1 반도체층 및 상기 제 2 반도체층을 제거하여, 상기 반도체 기판이 노출되는 지지체 구멍을 형성하는 공정과,상기 반도체 기판 위의, 적어도 상기 제 1 영역 및 상기 제 2 영역을 포함하는 영역 위에 절연물로 이루어진 지지체 전구(前驅)층을 형성하는 공정과,상기 제 1 영역 및 상기 지지체 구멍의 저부(底部) 중 적어도 상기 1개의 선을 포함하는 영역을 남기고 상기 지지체 전구층을 에칭 제거하여, 상기 지지체 구멍과 상기 제 2 반도체층을 연결하는 지지체를 형성하는 공정과,상기 지지체를 마스크로 하여 상기 제 1 반도체층 및 상기 제 2 반도체층을 에칭하고, 상기 제 1 영역 위에 형성되어 있는 상기 제 1 반도체층 및 상기 제 2 반도체층의 측단면을, 상기 제 2 영역에 인접하는 부분을 제외하고 노출시키는 공정과,상기 제 1 반도체층을, 상기 제 2 반도체층 및 상기 반도체 기판에 대하여 선택적으로 에칭 제거함으로써, 상기 제 2 반도체층 아래에 공동부(空洞部)를 형성하는 공정과,상기 공동부 상층의 상기 제 2 반도체층, 및 상기 공동부 하층의 상기 반도체 기판을 열산화하여, 상기 공동부 내에 반도체 산화막으로 이루어진 매립 절연층을 형성하는 공정과,상기 지지체를 적어도 상기 제 1 영역 위로부터 제거하여, 상기 제 2 반도체층을 노출시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 영역의 평면 형상은 직사각형이며, 상기 1개의 선은 상기 제 1 영역을 형성하는 4변 중 한쪽의 단변(短邊)인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 단변의 길이는 1.25㎛ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 반도체 기판 및 상기 제 2 반도체층은 단결정 실리콘으로 이루어지고, 상기 제 1 반도체층은 단결정 실리콘 게르마늄으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 4 항에 있어서,상기 제 1 반도체층을 형성하는 공정 전에, 상기 반도체 기판 위에 단결정 실리콘으로 이루어진 버퍼층을 형성하는 공정을 더 포함하고,상기 공동부는 상기 제 2 반도체층과 상기 단결정 실리콘으로 이루어진 버퍼층 사이에 형성되고,상기 매립 절연층은 상기 단결정 실리콘으로 이루어진 버퍼층의 열산화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 기재된 반도체 장치의 제조 방법으로 제조된 것을 특징으로 하는 반도체 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006202914A JP4470920B2 (ja) | 2006-07-26 | 2006-07-26 | 半導体装置の製造方法 |
| JPJP-P-2006-00202914 | 2006-07-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080010276A true KR20080010276A (ko) | 2008-01-30 |
Family
ID=38986820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070068624A KR20080010276A (ko) | 2006-07-26 | 2007-07-09 | 반도체 장치 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7625784B2 (ko) |
| JP (1) | JP4470920B2 (ko) |
| KR (1) | KR20080010276A (ko) |
| CN (1) | CN101114580A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4792956B2 (ja) * | 2005-12-13 | 2011-10-12 | セイコーエプソン株式会社 | 半導体基板の製造方法及び半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205339A (ja) | 1989-02-03 | 1990-08-15 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2005354024A (ja) | 2004-05-11 | 2005-12-22 | Seiko Epson Corp | 半導体基板の製造方法および半導体装置の製造方法 |
| JP4759967B2 (ja) | 2004-10-01 | 2011-08-31 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP4737378B2 (ja) | 2005-01-28 | 2011-07-27 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
-
2006
- 2006-07-26 JP JP2006202914A patent/JP4470920B2/ja not_active Expired - Fee Related
-
2007
- 2007-06-19 US US11/820,320 patent/US7625784B2/en not_active Expired - Fee Related
- 2007-07-09 KR KR1020070068624A patent/KR20080010276A/ko not_active Application Discontinuation
- 2007-07-24 CN CNA2007101386184A patent/CN101114580A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20080026511A1 (en) | 2008-01-31 |
| US7625784B2 (en) | 2009-12-01 |
| JP4470920B2 (ja) | 2010-06-02 |
| JP2008034425A (ja) | 2008-02-14 |
| CN101114580A (zh) | 2008-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4670524B2 (ja) | 半導体装置の製造方法 | |
| JP4737378B2 (ja) | 半導体装置の製造方法 | |
| KR100762752B1 (ko) | 층 배열 제조방법과 이중 게이트 전계 효과 트랜지스터로 이용하기 위한 층 배열 | |
| US7495287B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2006108206A (ja) | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 | |
| KR20070064261A (ko) | 반도체 기판의 제조 방법 및 반도체 장치 | |
| KR20080010276A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP4678163B2 (ja) | 半導体基板の製造方法および半導体装置の製造方法 | |
| US20070296000A1 (en) | Method for manufacturing a semiconductor device | |
| JP2006210552A (ja) | 半導体装置、半導体基板の製造方法および半導体装置の製造方法 | |
| JP4726120B2 (ja) | 半導体装置の製造方法 | |
| JP2006156867A (ja) | 半導体基板の製造方法および半導体装置の製造方法 | |
| JP4862253B2 (ja) | 半導体基板の製造方法及び半導体装置の製造方法 | |
| KR20070064260A (ko) | 반도체 기판의 제조 방법 및 반도체 장치 | |
| KR20070063425A (ko) | 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법,반도체 장치 | |
| JP2007048949A (ja) | 半導体基板の製造方法及び、半導体装置の製造方法 | |
| JP2006156731A (ja) | 半導体基板の製造方法および半導体装置の製造方法 | |
| JP4696518B2 (ja) | 半導体基板の製造方法および半導体装置の製造方法 | |
| JP4792992B2 (ja) | 半導体基板の製造方法及び半導体装置の製造方法、半導体装置 | |
| JP4670490B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2007201003A (ja) | 半導体基板の製造方法及び半導体装置の製造方法、半導体装置 | |
| JP2007149804A (ja) | 半導体基板の製造方法及び半導体装置の製造方法、半導体装置 | |
| JP2007035702A (ja) | 半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法 | |
| JP2007042877A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2006278855A (ja) | 半導体基板の製造方法および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |