JP2008520097A - 歪み完全空乏型シリコン・オン・インシュレータ半導体デバイスおよびこの製造方法 - Google Patents
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Abstract
Description
これらのシリコン基板の低ドープ領域を、「浅いソース/ドレイン」と呼び、これは、ポリシリコンゲート下方のチャネル領域によって分離される。ポリシリコンゲートの側部にある「側壁スペーサ」と呼ばれる湾曲した酸化シリコンまたは窒化シリコンスペーサにより、さらなるドーピングがたい積して、「深いS/D」と呼ばれる浅いソース/ドレイン(S/D)のより高ドープの領域を形成できる。
この開口部は、金属で充填されて電気コンタクトを形成する。集積回路を完成するために、コンタクトは、誘電材料の外側へのさらなる誘電材料レベルにあるさらなる配線レベルに接続される。
そのソース接合部、チャネル、ドレイン接合部、ゲート、オーム接触および配線チャネルを含んだFET全体は、絶縁体中のシリコンアイランド上に形成され、所定の固定電位から絶縁される。
これにより、本体(ボディ)またはチャネル領域の電位がフロート状態となり、FETの正しい機能を阻害する可能性のある電位となり得るので、「フローティングボディ」問題と呼ばれるものに帰着してしまう。
チャネルに対して半導体基板がフロートしているため、このフローティングボディ問題は、高い漏れ電流および寄生バイポーラ効果(parasitic bipolar action)を引き起こす。この問題は、スレッショルド電圧の制御や回路動作に悪影響を及ぼす。
シリコンアイランドを完全に空乏化し、かつ完全に空乏化されたシリコン・オン・インシュレータ(”FDSOI”)を形成するために、シリコンアイランドは極薄でなければならないことが知られている。
この解決策の1つとして、薄いシリコンアイランド上のソースおよびドレインの位置を高くする(raised)ことがあげられる。高くされたソースおよびドレインは、選択エピタキシャル成長(”SEG”)によって形成される。しかしながら、極薄のシリコンアイランド上に高品質な単結晶のソースおよびドレインを均一に成長させることは難しい。
さらに、酸化、前洗浄およびH2ベーキング(H2 baking)のようなSEGより前に実行されるプロセスは、SEGに必要とされる薄いシリコンのすべてまたは一部を除去し得る。
性能を改善する方法の1つは、チャネルに引張歪みまたは圧縮歪みを引き起こす方法である。
電流の方向に沿った引張歪みは、電子および正孔移動度の双方を増加させる。他方、圧縮歪みは正孔移動度を増加させるが、電子移動度を低下させる。歪みは、トレンチ分離の充てん部を通じてチャネルに引き起こされる。
しかしながら、従来、トレンチのエッチングや充てんのないメサ分離がFDSDI CMOSに使用されている。
長期にわたってこれらの問題の解決策が要求されているが、従来の研究開発では、何ら解決策が教示または提示されておらず、したがって、これらの問題の解決策は、当業者らが長い間成し遂げられなかったものである。
同様に、デバイスの実施形態を示す図面は、部分的概略図であり、一定の縮尺で描かれたものではなく、特に、寸法の一部は明確に表すためのものであって、図面において誇張して表されたものもある。同一の番号は、すべての図面において、同一の要素に関して使用される。
本願明細書において使用される「水平(horizontal)」という用語は、基板またはウェーハに対して平行な面として定義される。「垂直(vertical)」という用語は、すでに定義した水平に対して垂直な方向をさす。「〜の上に(on)」、「〜の上方に(above)」、「〜の下方に(below)」、「下部(bottom)」、「上部(top)」、「側部(side)」(「側壁」のように)、「より高い(higher)」、「より低い(lower)」、「〜の上に(over)」、および「〜の下に(under)」などの用語は、水平面に対して定義される。
この半導体基板102の上面には、二酸化シリコン(”SiO2”)のような絶縁層である埋め込み酸化被膜(”BOX”)104、およびSiの薄層からなるチャネル層106が存在する。
DTI108は、チャネル層106、BOX104を貫通し、基盤102中までエッチングする深いトレンチエッチングで形成される。
デバイス分離を維持するために、DTIの深さはくぼんだソース/ドレイン402(図4)よりも深くなければならない。
DTI108を完成するために、形成された深いトレンチは、SiO2のような材料からなる絶縁体で充填される。
DTI108の凹部エッチングのため、DTI108中にスペーサが形成するように、ウェーハ100を処理する。SiO2のような材料からなるライナー302が、ゲート204、チャネル層106およびDTI108上にたい積される。Si3N4のような材料からなるスペーサ304が、ライナー302のゲート部分の周りおよびDTI108中に形成される。
この解決策の1つは、ソースおよびドレインの位置を高くすることである。高くされたソースおよびドレインは、選択エピタキシャル成長(”SEG”)によって形成される。しかしながら、チャネル層106のような極薄のシリコンアイランド上に高品質な単結晶のソースおよびドレインを均一に成長させることは難しい。
さらに、酸化、前洗浄およびH2ベーキング(H2 baking)のようなSEGより前に実行されるプロセスは、SEGに必要とされる薄いシリコンのすべてまたは一部を除去してしまう可能性がある。
その後、基板102およびチャネル404の側壁上で、選択エピタキシャル成長(”SEG”)が実行される。
これにより、チャネル層106のシリコンが前処理によってその一部または全体が消費されてしまう場合であっても、くぼんだソース/ドレイン402のSEGにおける持続的な高品質のSi表面が保証される。
この段階において、くぼんだソース/ドレイン402のSEGの変更を通じて性能が改善され得る。
NiSi層504を形成するために、ゲート204およびソース/ドレイン402上でシリサイド化が実行される。
くぼんだソース/ドレイン402は、くぼんだソース/ドレイン402の選択エピタキシャル成長の間に、またはイオン注入および急速熱アニーリングによって、その場に形成することができる。
歪みを引き起こすためのトレンチ充てん絶縁体によって、DTI108は、チャネル404に歪みを引き起こし、トランジスタ間の分離に適している。
電流の方向に沿った引張歪みは、電子および正孔移動度の双方を増加させる。他方、圧縮歪みは正孔移動度を増加させることにより、PMOSの性能を改善する。
したがって、チャネル404に適切に歪みを与えることは、チャネル移動度を著しく増加させ、結果的に、移動度利得により、主に駆動電流を増加させることになる。
したがって、くぼんだソース/ドレイン402のSiGeは、FDSOI PMOSトランジスタのチャネル404中に歪みを効果的に引き起こす。
また、くぼんだソース/ドレイン402がチャネル404と直に隣接し、これにより高くされたソース/ドレイン中に引き起こされる歪みよりも歪みをより引き起こすことが可能になるので、歪みがより効果的に導入される。
したがって、くぼんだソース/ドレインのSiCは、FDSOI NMOSトランジスタのチャネル404中に歪みを効果的に引き起こす。
また、くぼんだソース/ドレイン402がチャネル404と直に隣接し、高くされたソース/ドレイン中に引き起こされる歪みよりもより多くの歪みを引き起こすことが可能になるので、歪みがより効果的に導入される。
エッチングの後、トレンチ602中およびソース/ドレイン402、ライナー302およびゲート204上にコンタクト・エッチング停止層604をたい積する。
トレンチ602中のコンタクト・エッチング停止層604は、チャネル404にさらなる歪みを引き起こす。
方法700は、絶縁体上に半導体層を備える、その上に絶縁体を有する半導体基板を提供するステップ(ステップ702)、前記半導体層上にゲート絶縁体およびゲートを形成するステップ(ステップ704)、スペーサの外側に、前記半導体層に歪みを引き起こす深いトレンチ分離を形成するステップ(ステップ706)、前記ゲートの周りにスペーサを形成するステップ(ステップ708)、前記スペーサの外側の半導体層および絶縁体を除去するステップ(ステップ710)、および前記スペーサの外側にくぼんだソース/ドレインを形成するステップ(ステップ712)を含んでいる。
Claims (10)
- 絶縁体(104)上に半導体層(106)を備える、その上に絶縁体(104)を有する半導体基板(102)を提供するステップと、
前記半導体層(106)に歪みを引き起こす深いトレンチ分離(108)を形成するステップと、
前記半導体層(106)上にゲート絶縁体(202)およびゲート(204)を形成するステップと、
前記ゲート(204)の周りにスペーサ(304)を形成するステップと、
前記スペーサ(304)の外側の前記半導体層(106)および前記絶縁体(104)を除去するステップと、
前記スペーサ(304)の外側にくぼんだソース/ドレイン(402)を形成するステップと、を有する、
半導体デバイスを製造する方法(700)。 - 前記スペーサ(304)の外側にくぼんだソース/ドレイン(402)を形成するステップは、前記スペーサ(304)の外側に選択エピタキシャル成長によってくぼんだソース/ドレイン(402)を形成するステップをさらに含む、請求項1記載の方法(700)。
- 前記スペーサ(304)の外側にくぼんだソース/ドレイン(402)を形成するステップは、前記半導体層(106)に歪みを引き起こす、前記スペーサ(304)の外側にくぼんだ炭素ドープされたソース/ドレイン(402)を形成するステップをさらに含む、請求項1記載の方法(700)。
- 前記スペーサ(304)の外側にくぼんだソース/ドレイン(402)を形成するステップは、前記半導体層(106)に歪みを引き起こす、前記スペーサ(304)の外側にくぼんだシリコンゲルマニウム・ソース/ドレイン(402)を形成するステップをさらに含む、請求項1記載の方法(700)。
- 前記スペーサ(304)を除去するステップと、
前記深いトレンチ分離(108)を除去し、トレンチ(602)を形成するステップと、
前記トレンチ(602)中および前記ソース/ドレイン(402)と前記ゲート(204)上に、前記半導体層(106)に歪みを引き起こす層(604)をたい積するステップと、をさらに含む、請求項1記載の方法(700)。 - 絶縁体(104)上に半導体層(106)を備える、その上に絶縁体(104)を有する半導体基板(102)と、
前記半導体層(106)上のゲート絶縁体(202)およびゲート(204)と、
前記ゲート(204)の周りの任意のスペーサ(304)と、
前記スペーサ(304)の外側のくぼんだソース/ドレイン(402)と、
前記シリコン層に任意に歪みを引き起こす深いトレンチ分離(108)としての前記スペーサ(304)の外側に配置されるトレンチ(602)と、を含む、
半導体デバイス。 - 前記スペーサ(304)の外側のくぼんだソース/ドレイン(402)は、選択エピタキシャル成長によって形成された前記スペーサ(304)の外側のくぼんだソース/ドレイン(402)をさらに含む、請求項6記載の半導体デバイス。
- 前記スペーサ(304)の外側のくぼんだソース/ドレイン(402)は、前記半導体層(106)に歪みを引き起こす、前記スペーサ(304)の外側のくぼんだ炭素ドープされたソース/ドレイン(402)をさらに含む、請求項6記載の半導体デバイス。
- 前記スペーサ(304)の外側のくぼんだソース/ドレイン(402)は、前記半導体層(106)に歪みを引き起こす、前記スペーサ(304)の外側のくぼんだシリコンゲルマニウム・ソース/ドレイン(402)をさらに含む、請求項6記載の半導体デバイス。
- 前記トレンチ(602)中および前記くぼんだソース/ドレイン(402)と前記ゲート(204)上に、前記半導体層(106)に歪みを引き起こす層をさらに含む、請求項6記載の半導体デバイス。
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