CN103779279B - 一种半导体器件的制造方法 - Google Patents

一种半导体器件的制造方法 Download PDF

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Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：步骤S101：提供半导体衬底，该半导体衬底包括将其分成NMOS区和PMOS区的浅沟槽隔离以及分别位于所述NMOS区和PMOS区的NMOS和PMOS的栅极结构、栅极偏移侧壁和栅极主侧壁；步骤S102：在所述PMOS的栅极结构两侧的所述半导体衬底上形成锗硅层；步骤S103：在与所述浅沟槽隔离相邻的所述NMOS和PMOS各自的栅极主侧壁的外侧分别形成保护侧壁，其中，临近所述浅沟槽隔离的所述保护侧壁延伸至所述浅沟槽隔离的表面以下。本发明的半导体器件的制造方法，由于增加了在栅极主侧壁外侧形成延伸至STI表面的保护侧壁的工艺，避免了与STI相邻位置的阻挡层缺损、高k介电层缺损及金属栅极底部凸起等不良，提高了器件良率。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
高K金属栅极（HKMG）技术是半导体领域的重要技术，相对于普通栅极技术，HKMG技术可以极大地提高半导体器件的性能。现有技术中一种具有广阔应用前景的半导体器件的制造方法，包括如下要点：在形成高k介电层（比如采用HfO2材料）之后，在形成伪栅极（一般采用多晶硅材料）之前，在高k介电层之上使用TiN等金属材料形成一层阻挡层（也称顶部接口层，即TIL），用于保护高k介电层，以防止高k介电层在后续去除伪栅极的过程中被破坏。而阻挡层在后续形成金属栅极的过程中被保留，与金属栅极共同构成PMOS或NMOS的栅极。
上述采用TIL的高k金属栅极技术，因可以防止高k介电层在后续去除伪栅极的工艺过程中被破坏而具有广阔的应用前景。然而，由于在现有技术的锗硅形成工艺、应力临近技术、金属硅化物工艺等工艺步骤中，STI（一般为氧化物）很容易被刻蚀，进而导致很容易造成阻挡层及高k介电层被损坏甚至完全缺失以及偏移侧壁下端（底部）被破坏，并且偏移侧壁下端的缺失会在后续金属栅极形成工艺中导致金属栅极底部凸起。这一系列问题，成为了制约应用该高k金属栅极技术方案制造的半导体器件良率提高的主要因素。上述问题，在“后锗硅”（Late SiGe）工艺（即，锗硅形成工艺位于栅极主侧壁工艺的步骤之后的工艺）中，问题尤为严重。
下面，结合图1A至图1J，对上述应用HKMG技术制造半导体器件的方法以及其存在的技术问题进行说明。其中，图1A至图1J为各工艺完成后形成的图案的剖视图。现有技术中应用前述HKMG技术制造半导体器件的方法，一般包括如下步骤：
步骤E1：提供一半导体衬底100，所述半导体衬底上形成有浅沟槽隔离（STI）101、栅极结构、栅极偏移侧壁106、栅极主侧壁107，其中，栅极结构包括自下而上位于所述半导体衬底100上的高k介电层102、阻挡层（TIL）103、伪栅极104、伪栅极硬掩膜105，如图1A所示。
其中，栅极主侧壁107为双层结构，包括位于内侧的氧化物主侧壁1071和位于外侧的氮化硅主侧壁1072，如图1A所示。
其中一些STI延伸至NMOS的栅极和PMOS的栅极的下方。STI一般为氧化物，即氧化硅。
其中，阻挡层103为一层金属功函数层，其材料可以为TiN等，在此不作限定。高k介电层，可以为HfO2（二氧化铪），在此不作限定。
步骤E2：在所述半导体衬底上形成一层锗硅遮蔽层（PSR film）108，如图1B所示。
其中，锗硅遮蔽层108，可以为氮化硅薄膜、氧化硅薄膜、或氮化硅和氧化硅复合膜。
步骤E3：在所述半导体衬底100上形成覆盖NMOS区的图形化的光刻胶600，以所述光刻胶为掩膜对所述半导体衬底进行干法刻蚀，在PMOS上形成临时锗硅侧壁1082和碗型凹槽1091’。形成的图形如图1C所示。
步骤E4：剥离掉光刻胶600，进行湿法刻蚀在半导体衬底上形成Sigma型凹槽1091，然后在Sigma型凹槽1091内形成锗硅层109，如图1D所示。
其中，在进行湿法刻蚀形成Sigma型凹槽1091的过程中，STI 101会被刻蚀掉一部分，在STI上形成了STI缺口110，形成的图形如图1D所示。
步骤E5：通过湿法刻蚀去除锗硅遮蔽层108（包括PMOS上的临时锗硅侧壁1082），形成的图形如图1E所示。
本领域的技术人员可以理解，如果锗硅遮蔽层108的材料仅仅为氧化物（氧化硅），则不必进行本步骤。
在上述刻蚀过程中，STI 101会继续被刻蚀，STI缺口110继续扩大。如图1E所示。
步骤E6：在半导体衬底100上形成金属硅化物（NiSi）遮蔽层111，其中锗硅遮蔽层111包括氧化硅层1111和位于其外侧的氮化硅层1112，如图1F所示。
其中，形成所述金属硅化物遮蔽层（salicide block，简称SAB）111的方法，可以为：在所述半导体衬底上沉积一层氧化硅薄膜1111，然后在氧化硅薄膜1111上沉积一层氮化硅薄膜1112，氧化物薄膜1111和氮化硅薄膜1112共同构成金属硅化物遮蔽层111。
步骤E7：对锗硅遮蔽层111进行各向同性刻蚀完全去除氮化硅层1112，然后对所述半导体衬底进行金属硅化物形成工艺前的预清洗，形成的图形如图1G所示。
在本步骤中，对锗硅遮蔽层111进行的刻蚀，为零偏差的各向同性（isotropic）的刻蚀，以在不同的栅极结构之间形成足够的空间来形成NiSi。刻蚀后，金属硅化物遮蔽层111中的氮化硅层1112被完全去除。
在进行本步骤的过程中，STI被进一步刻蚀，STI缺口110进一步扩大。并且，由于STI被进一步刻蚀，往往很容易造成与STI相邻位置的栅极结构的阻挡层103被暴露出来（高k介电层102被刻蚀掉一部分所致），如图1G中1101所示。
步骤E8：沉积金属硅化物层并对所述金属硅化物层进行选择性去除，以在源极和漏极的位置形成金属硅化物112，如图1H所示。
其中，在对金属硅化物层进行选择性去除时，采用的方式为湿法刻蚀，所采用的刻蚀液为SPM和SC1。
在进行金属硅化物层选择性去除的工艺过程中，STI 101会进一步被刻蚀，并且，经过前述步骤已经暴露的与STI相邻位置的栅极结构的阻挡层103和高k介电层102将被SPM去除掉。如图1H所示，在1102指向的区域，阻挡层103和高k介电层102已经被完全去除。
而阻挡层103和高k介电层102的缺失，将导致最后制备的晶体管无法正常工作，造成半导体器件的不良。
步骤E9：对所述半导体衬底100进行应力临近技术处理。
进行应力临近技术，所采用的刻蚀液为HF和H3PO4。进行应力临近处理后，主侧壁层107的外侧的氮化硅主侧壁1072被去除，如图1I所示。
并且，由于磷酸（H3PO4）的存在，其会通过STI的缺口进一步刻蚀与STI相邻位置的栅极结构的栅极偏移侧壁106，造成栅极偏移侧壁106的底部被刻蚀去除，如图1I中1103所示。栅极偏移侧壁106的底部缺损，会造成在后续形成的金属栅极出现底部凸起，造成器件不良。
步骤E10：形成层间介电层113，并用金属材料取代伪栅极形成金属栅极114。
形成层间介电层113的方法，可以为：在半导体衬底100上沉积一层电介质层，通过CMP去除所述电介质层高于伪栅极硬掩膜的部分，形成层间介电层113。
形成金属栅极114的方法，可以为：刻蚀去除伪栅极硬掩膜105和伪栅极104，在原来伪栅极104的位置填充金属材料，通过CMP工艺去除多余的金属，形成金属栅极114。
当然，形成层间介电层113和金属栅极114的方式，并不以此为限。
由于在前述步骤中，与STI相邻位置的栅极结构的栅极偏移侧壁106的底部被刻蚀导致偏移侧壁106底部缺失，因而，在相应的晶体管处形成的金属栅极会出现底部凸起，如图1J所示。金属栅极底部凸起，会在一定程度上造成器件不良。
显然，在应用上述技术进行半导体器件制造的过程中，由于STI被不断刻蚀，进而导致临近STI位置处的栅极结构的阻挡层、高k介电层、以及栅极偏移侧壁的底部往往很容易刻蚀，造成器件不良。阻挡层和高k介电层的缺损，本身就很容易导致器件性能下降甚至不良；偏移侧壁底部缺损，则会导致金属栅极底部凸起，也是一种器件不良。这些问题，对半导体器件良率带来了很大的挑战。
因此，为了解决上述问题，需要提出一种新的半导体器件的制造方法。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
步骤S101：提供半导体衬底，所述半导体衬底包括将其分成NMOS区和PMOS区的浅沟槽隔离以及分别位于所述NMOS区和PMOS区的NMOS和PMOS的栅极结构、栅极偏移侧壁和栅极主侧壁；
步骤S102：在所述PMOS的栅极结构两侧的所述半导体衬底上形成锗硅层；
步骤S103：在与所述浅沟槽隔离相邻的所述NMOS和PMOS各自的栅极主侧壁的外侧分别形成保护侧壁，其中，临近所述浅沟槽隔离的所述保护侧壁延伸至所述浅沟槽隔离的表面以下。
其中，所述步骤S103包括：
步骤S1031：在所述半导体衬底上形成保护膜；
步骤S1032：对所述保护膜进行刻蚀，在与所述浅沟槽隔离相邻的所述NMOS和PMOS各自的所述栅极主侧壁的外侧分别形成保护侧壁。
其中，所述保护膜的材料为氮化硅。
其中，在所述步骤S1031中，形成所述保护膜所采用的方法为ALD。
其中，在所述步骤S1031中，形成的所述保护膜的厚度为
其中，在所述步骤S1032中，形成的所述保护侧壁的厚度为
其中，在所述步骤S1032中，对所述保护膜进行的刻蚀为各向异性刻蚀。
其中，所述NMOS的栅极结构和所述PMOS的栅极结构均包括：自下而上位于所述半导体衬底上的高k介电层、阻挡层、伪栅极以及伪栅极硬掩膜。
其中，所述阻挡层的材料为TiN。
其中，所述步骤S102包括：
步骤S1021：在所述半导体衬底上形成锗硅遮蔽层；
步骤S1022：在所述半导体衬底上形成图形化的光刻胶，所述图形化的光刻胶覆盖所述锗硅遮蔽层位于所述NMOS区的部分；
步骤S1023：对所述锗硅遮蔽层进行干法刻蚀，在所述PMOS的栅极主侧壁的外侧形成临时锗硅侧壁和碗型凹槽；
步骤S1024：剥离所述图形化的光刻胶，对所述半导体衬底进行刻蚀以在所述PMOS的栅极结构的两侧形成Sigma型凹槽；
步骤S1025：在所述凹槽内沉积锗硅层；
步骤S1026：通过干法刻蚀去除所述锗硅遮蔽层位于所述NMOS区的部分以及所述PMOS的临时锗硅侧壁。
其中，在所述步骤S102与步骤S103之间，还包括形成所述NMOS的源极、漏极以及所述PMOS的源极、漏极的步骤。
其中，在所述步骤S103之后还包括步骤S104：在所述NMOS的源极、漏极以及所述PMOS的源极、漏极上形成金属硅化物。
其中，所述步骤S104包括：
步骤S1041：在所述半导体衬底上形成金属硅化物遮蔽层，其中所述金属硅化物遮蔽层包括氧化硅层和位于其外侧的氮化硅层；
步骤S1042：对所述金属硅化物遮蔽层进行各向同性刻蚀，去除所述氮化硅层，并对所述半导体衬底进行预清洗；
步骤S1043：在所述半导体衬底上沉积金属硅化物层，通过刻蚀工艺去除所述金属硅化物层位于所述NMOS的源极、漏极以及所述PMOS的源极、漏极区域之外的部分。
其中，在所述步骤S104之后还包括步骤S105：对所述半导体衬底进行应力临近技术。
进一步的，在所述步骤S105之后还包括步骤S106：形成层间介电层和金属栅极。
本发明实施例的半导体器件的制造方法，由于在形成锗硅层的步骤之后、形成金属硅化物的工艺步骤之前，增加了在栅极主侧壁的外侧形成延伸至STI表面的保护侧壁的工艺，因而避免了后续工艺可能造成的与STI相邻位置的阻挡层缺损、高k介电层缺损，以及金属栅极底部凸起（栅极偏移侧壁底部缺损所致）等不良，提高了半导体器件的良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1J为现有技术的半导体器件的制造方法各步骤形成的图形的示意性剖面图；
图2A-图2L为本发明提出的半导体器件的制造方法各步骤形成的图形的示意性剖面图；
图3为本发明提出的一种半导体器件的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该规格书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与本发明领域的普通技术人员所通常理解的相同的含义。还将理解，诸如普通使用的字典中所定义的术语应当理解为具有与它们在相关领域和/或本规格书的环境中的含义一致的含义，而不能在理想的或过度正式的意义上解释，除非这里明示地这样定义。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的半导体器件的制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，以本发明实施例的半导体器件的制造方法应用于“前锗硅”工艺为例，参照图2A-图2L和图3，来描述本发明提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图2A-图2L为本发明提出的半导体器件的制造方法各步骤形成的图形的示意性剖面图；图3为本发明提出的一种半导体器件的制造方法的流程图。
本发明实施例的半导体器件的制造方法，包括如下步骤：
步骤1：提供一半导体衬底200，所述半导体衬底200上形成有浅沟槽隔离（STI）201、栅极结构、栅极偏移侧壁206、栅极主侧壁207，其中，栅极结构包括自下而上位于所述半导体衬底100上的高k介电层202、阻挡层（TIL）203、伪栅极204、伪栅极硬掩膜205，如图2A所示。其中，在栅极结构中，还可以包括位于半导体衬底200上的位于高k介电层202下方的界面层（SiO2）等膜层结构，这些膜层结构均可根据现有技术进行设置，此处不再赘述。
其中，栅极主侧壁207为双层结构，包括位于内侧的氧化物（氧化硅）主侧壁2071和位于外侧的氮化硅主侧壁2072，如图2A所示。
其中，STI 201将半导体衬底200分为NMOS部分和PMOS部分，部分STI 201可以位于NMOS栅极连线下、PMOS栅极连线下、或者位于NMOS和PMOS的交界处，且延伸至NMOS的栅极位置和PMOS的栅极位置的下方。STI的材料一般为氧化物（氧化硅）。
其中，阻挡层203的一个主要作用是作为高k介电层的金属保护层，用于在后续去除伪栅极时保护高k介电层免受干法或湿法刻蚀的伤害。此外，阻挡层203还有一个作用，即作为功函数金属栅的一部分，与后续形成的金属栅极共同构成栅极。阻挡层203的材料可以为TiN，以及其他可以起到上述两个作用的材料。高k介电层的材料，可以为HfO2（二氧化铪），以及其他高k介电材料，在此不作限定。
示例性的，步骤1可以包括如下步骤：
步骤101：提供一半导体衬底200，在半导体衬底200上形成STI201。
步骤102：在所述半导体衬底200上依次形成高k介电材料薄膜、金属功函数薄膜、多晶硅伪栅极薄膜和硬掩膜层，对所述高k介电材料薄膜、金属功函数薄膜、多晶硅伪栅极薄膜和硬掩膜层进行图形化，形成高k介电层202、阻挡层203、伪栅极204、伪栅极硬掩膜205的图形。
其中，对所述高k介电材料薄膜、金属功函数薄膜、多晶硅薄膜和硬掩膜层进行图形化的方法，可以为：在硬掩膜层上形成一层图形化的光刻胶，所述光刻胶覆盖要形成栅极结构的区域，以所述图形化的光刻胶为掩膜对所述高k介电材料薄膜、金属功函数薄膜、多晶硅伪栅极薄膜和硬掩膜层进行刻蚀，形成高k介电层、阻挡层、伪栅极、伪栅极硬掩膜。
步骤103：形成栅极偏移侧壁206；
步骤104：形成栅极主侧壁207。
其中，在步骤103之后步骤104之前，还可包括形成LDD的步骤。
当然，还可以通过其他方式形成步骤E1所需的半导体衬底，此此处并不以此为限。
作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。所述半导体衬底中还形成有各种阱(well)结构，为了简化，图示中予以省略。上述形成阱(well)结构、隔离结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
步骤2：在半导体衬底200上形成一层锗硅遮蔽层（PSR film）208，如图2B所示。
其中，锗硅遮蔽层208，可以为氮化硅薄膜、氧化硅薄膜、或氮化硅和氧化硅复合膜，本实施例以锗硅遮蔽层208为氮化硅为例进行说明。形成锗硅遮蔽层208的方法，可以为沉积法等。
步骤3：对所述锗硅遮蔽层208进行干法刻蚀以在PMOS的栅极主侧壁的外侧形成临时锗硅侧壁1082和碗型凹槽2091’，如图2C所示。
在所述半导体衬底200上形成覆盖NMOS区的图形化的光刻胶800，以所述光刻胶为掩膜对所述半导体衬底进行干法刻蚀，在PMOS上形成临时锗硅侧壁2082和碗型凹槽2091’。形成的图形如图2C所示。
步骤4：剥离掉光刻胶800，进行湿法刻蚀以形成Sigma型凹槽2091，然后在Sigma型凹槽2091内形成锗硅层209，如图2D所示。
其中，在进行湿法刻蚀形成凹槽2091的过程中，STI 201会被刻蚀掉一部分，在STI上形成了STI缺口210，形成的图形如图1D所示。一般而言，此时STI的缺损并不会伤及栅极偏移侧壁、高k介电层和阻挡层。
本领域的技术人员可以理解，在步骤4中，也可以省略通过湿法刻蚀改善凹槽的形状的步骤，即仅仅通过前述的干法刻蚀形成碗状凹槽。在通过这两种方式形成凹槽时，STI都会受到一定的损伤，但一般均不会伤及栅极偏移侧壁、高k介电层和阻挡层。
步骤5：通过湿法刻蚀去除锗硅遮蔽层208（包括PMOS上的临时锗硅侧壁2082），形成的图形如图2E所示。
本领域的技术人员可以理解，如果锗硅遮蔽层208的材料仅仅为氧化物（氧化硅），则不必进行本步骤。本实施中，锗硅遮蔽层208的材料为氮化硅，所以需要保留这一步骤。
在上述刻蚀过程中，STI 201会继续被刻蚀，STI缺口210继续扩大，如图2E所示。虽然在本步骤中STI会继续受到一定的损伤，但一般仍不至于伤及栅极偏移侧壁206、高k介电层202和阻挡层203。
在本实施例中，在去除锗硅遮蔽层208之后，还可以包括形成NMOS以及PMOS的源极和漏极的步骤。
步骤6：在临近STI的栅极主侧壁206的外侧形成一层保护侧壁，所述密封层延伸至所述STI缺口210的侧壁处。
具体地，包括如下步骤：
步骤601：在完成前述步骤的半导体衬底200上形成一层保护膜300，如图2F所示。
其中，保护膜300的材料可以为各种不易被后续工艺刻蚀的材料，在本实施例中优选为氮化硅。形成所述保护膜300的方法可以为：CVD、PVD、Furnace或ALD等方法，优选的方法为覆盖填充能力好的ALD方法。
步骤602：对保护膜300进行刻蚀处理，在临近STI的栅极主侧壁206的外侧形成保护侧壁301，临近所述浅沟槽隔离的保护侧壁301延伸至所述STI 201的表面，如图2G所示。
其中，对所述保护膜进行刻蚀的方式与刻蚀形成其他侧壁类似，可以采用各向异性刻蚀。示例性的，所采用的刻蚀气体为CF4、CHF3、O2等。
由于临近所述浅沟槽隔离的保护侧壁301延伸至了STI 201的表面以下，即延伸至了STI缺口210的侧壁位置，因此，可以起到密封STI侧壁的作用，可以保护临近STI的栅极结构的栅极偏移侧壁206、高k介电层202和阻挡层203。因此，可以避免发生现有技术中的阻挡层和高k介电层缺损以及偏移侧壁底部缺损（进而导致金属栅极底部凸起）等问题，可以提高半导体器件的良率。
显然，形成的保护膜（比如氮化硅薄膜）的厚度如果比较厚，将有利于保护栅极侧壁以及STI表面，可以更好地保护临近STI的栅极结构的栅极偏移侧壁206、高k介电层202和阻挡层203。然而，如果保护膜过厚，将由于栅极之间的空间过小而影响后续金属硅化物（NiSi）的形成。因此，保护膜的厚度以及最终形成的保护侧壁301的厚度需要被很好地控制。在本实施例中，优选的，形成的所述保护膜的厚度为形成的所述保护侧壁301的厚度为此时可以兼顾保护侧壁301的保护作用（实现完美保护）与金属硅化物的形成，具有较好的技术效果。
步骤7：在半导体衬底200上形成金属硅化物（NiSi）遮蔽层211，其中金属硅化物遮蔽层211包括氧化硅层2111和位于其外侧的氮化硅层2112，如图2H所示。
其中，形成所述金属硅化物遮蔽层（salicide block，简称SAB）211的方法，可以为：在所述半导体衬底上沉积一层氧化硅薄膜2111，然后在氧化硅薄膜2111上沉积一层氮化硅薄膜2112，氧化物薄膜2111和氮化硅薄膜2112共同构成金属硅化物遮蔽层211。
步骤8：对金属硅化物遮蔽层211进行各向同性刻蚀，去除氮化硅层2112，然后对所述半导体衬底200进行金属硅化物形成工艺前的预清洗，形成的图形如图2I所示。
在本步骤中，对金属硅化物遮蔽层211进行的刻蚀，可以为零偏差的各向同性（isotropic）的刻蚀，以在不同的栅极结构之间形成足够的空间来形成NiSi。刻蚀后，金属硅化物遮蔽层211中的氮化硅层2112被完全去除。
在进行本步骤的过程中，由于保护侧壁301的存在，STI在靠近栅极结构的位置不会再继续被刻蚀，因此，与STI相邻位置的栅极结构的阻挡层203不会再像现有技术那样很容易地被暴露出来（因为高k介电层102不会被刻蚀到），如图2I中2101所示。
步骤9：沉积金属硅化物层并对金属硅化物层进行选择性去除，即，去除所述金属硅化物层位于所述NMOS的源极、漏极以及所述PMOS的源极、漏极区域之外的部分，以在源极和漏极的位置形成金属硅化物212，如图2J所示。
其中，在对金属硅化物层进行选择性去除时，采用的方式为湿法刻蚀，所采用的刻蚀液为SPM和SC1。
在进行金属硅化物层选择性去除的工艺过程中，由于保护侧壁301的存在，与STI相邻近位置的栅极结构的阻挡层203和高k介电层202将不会再如现有技术那样被SPM去除掉。如图2J所示，在2102指向的区域，阻挡层203和高k介电层202的形貌完好无损，并未受到破坏。因此，现有技术中的因阻挡层和高k介电层缺损导致半导体器件不良的问题，在本发明实施例中得到了克服。
需要解释的是，在本实施例中，也可以对步骤8进行改变，将方案改为对金属硅化物遮蔽层211进行采取有差异的各向异性刻蚀，以去除金属硅化物遮蔽层211在后续工艺中不需要的部分。改变步骤8的工艺之后，保护侧壁211仍可以起到保护作用。不过，后续的金属硅化物形成工艺（步骤9）需要进行适当地调整，比如金属硅化物层选择性去除工艺等。对于这种方法，工艺细节需要精细调整，否则工艺窗口会非常小。
步骤10：对所述半导体衬底200进行应力临近技术处理。
进行应力临近技术，所采用的刻蚀液为SPT、HF和H3PO4。进行应力临近处理后，主侧壁层207的外侧的氮化硅主侧壁2072部分以及位于主侧壁207外侧的保护侧壁301一起被去除，形成的图形如图2K所示。
并且，由于之前存在保护侧壁301，因此完成本步骤后，与STI 201相邻近位置的栅极结构的栅极偏移侧壁206并未遭受刻蚀，没有出现现有技术中的栅极偏移侧壁的底部被不当去除的情况，如图2K中2103所示。由于栅极偏移侧壁206未发生底部缺损，因而后续形成的金属栅极不会出现形成金属栅极底部凸起的不良。
步骤11：形成层间介电层（ILD）213，并用金属材料取代伪栅极形成金属栅极214。
示例性的，形成层间介电层213的方法可以为：在半导体衬底200上沉积一层电介质层，通过CMP去除所述电介质层高于伪栅极硬掩膜的部分，形成层间介电层213。
形成金属栅极214的方法可以为：刻蚀去除伪栅极硬掩膜205和伪栅极204，在原来伪栅极204的位置填充金属材料，通过CMP工艺去除多余的金属，形成金属栅极214。
当然，形成层间介电层213和金属栅极214的方式，并不以此为限。
至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺（比如形成接触孔刻蚀阻挡层、接触孔和金属层的步骤等）完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同，此处不再赘述。并且，在本发明实施例中，各个工艺步骤（比如形成金属硅化物的步骤、进行应力工程技术的步骤等），亦均可以采用现有技术中的其他可行方案来实现，并不以本发明实施例公开的方案为限。
本发明实施例的半导体器件的制造方法，由于在形成锗硅层的步骤之后、形成金属硅化物的工艺步骤之前，增加了在栅极主侧壁的外侧形成延伸至STI表面的保护侧壁的工艺步骤，避免了与STI相邻位置的阻挡层和高k介电层缺损，以及栅极偏移侧壁底部缺失（会导致金属栅极底部凸起）等不良，提高了半导体器件的良率。
参照图3，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。
步骤S101：提供半导体衬底，所述半导体衬底包括将其分成NMOS区和PMOS区的浅沟槽隔离以及位于所述NMOS区或PMOS区的NMOS或PMOS的栅极结构、栅极偏移侧壁和栅极主侧壁；
步骤S102：在所述PMOS的栅极结构两侧的所述半导体衬底上形成锗硅层；
步骤S103：在与所述浅沟槽隔离相邻的所述NMOS和PMOS各自的栅极主侧壁的外侧分别形成保护侧壁，其中，临近所述浅沟槽隔离的所述保护侧壁延伸至所述浅沟槽隔离的表面。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

1.一种半导体器件的制造方法，其特征在于，所述方法包括如下步骤：
步骤S101：提供半导体衬底，所述半导体衬底包括将其分成NMOS区和PMOS区的浅沟槽隔离以及分别位于所述NMOS区和PMOS区的NMOS和PMOS的栅极结构、栅极偏移侧壁和栅极主侧壁；
步骤S102：在所述PMOS的栅极结构两侧的所述半导体衬底上形成锗硅层，其中，在形成所述硅锗层时，部分所述浅沟槽隔离被去除；
步骤S103：在与所述浅沟槽隔离相邻的所述NMOS和PMOS各自的栅极主侧壁的外侧分别形成保护侧壁，其中，临近所述浅沟槽隔离的所述保护侧壁延伸至所述浅沟槽隔离的表面以下，以密封所述浅沟槽隔离的侧壁；
步骤S104：在所述NMOS的源极、漏极以及所述PMOS的源极、漏极上形成金属硅化物。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S103包括：
步骤S1031：在所述半导体衬底上形成保护膜；
步骤S1032：对所述保护膜进行刻蚀，在与所述浅沟槽隔离相邻的所述NMOS和PMOS各自的所述栅极主侧壁的外侧分别形成保护侧壁。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述保护膜的材料为氮化硅。
4.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S1031中，形成所述保护膜所采用的方法为ALD。
5.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S1031中，形成的所述保护膜的厚度为
6.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S1032中，形成的所述保护侧壁的厚度为
7.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S1032中，对所述保护膜进行的刻蚀为各向异性刻蚀。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述NMOS的栅极结构和所述PMOS的栅极结构均包括：自下而上位于所述半导体衬底上的高k介电层、阻挡层、伪栅极以及伪栅极硬掩膜。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，所述阻挡层的材料为TiN。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括：
步骤S1021：在所述半导体衬底上形成锗硅遮蔽层；
步骤S1022：在所述半导体衬底上形成图形化的光刻胶，所述图形化的光刻胶覆盖所述锗硅遮蔽层位于所述NMOS区的部分；
步骤S1023：对所述锗硅遮蔽层进行干法刻蚀，在所述PMOS的栅极主侧壁的外侧形成临时锗硅侧壁和碗型凹槽；
步骤S1024：剥离所述图形化的光刻胶，对所述半导体衬底进行湿法刻蚀以在所述PMOS的栅极结构的两侧形成Sigma型凹槽；
步骤S1025：在所述Sigma型凹槽内沉积锗硅层；
步骤S1026：通过湿法刻蚀去除所述锗硅遮蔽层位于所述NMOS区的部分以及所述PMOS的临时锗硅侧壁。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102与步骤S103之间，还包括形成所述NMOS的源极、漏极以及所述PMOS的源极、漏极的步骤。
12.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S104包括：
步骤S1041：在所述半导体衬底上形成金属硅化物遮蔽层，其中所述金属硅化物遮蔽层包括氧化硅层和位于其外侧的氮化硅层；
步骤S1042：对所述金属硅化物遮蔽层进行各向同性刻蚀，去除所述氮化硅层，并对所述半导体衬底进行预清洗；
步骤S1043：在所述半导体衬底上沉积金属硅化物层，通过刻蚀工艺去除所述金属硅化物层位于所述NMOS的源极、漏极以及所述PMOS的源极、漏极区域之外的部分。
13.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104之后还包括步骤S105：对所述半导体衬底进行应力临近技术。
14.如权利要求13所述的半导体器件的制造方法，其特征在于，在所述步骤S105之后还包括步骤S106：形成层间介电层和金属栅极。
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