KR100613451B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 (1) 반도체 기판에 게이트 산화막과 게이트 전극을 증착한 후 패터닝하여 게이트전극을 형성하는 단계와, (2) 상기 반도체 기판에 대하여 물리적 스트레스(stress)를 가할 수 있는 스트레스성 물질로 된 버퍼 산화막을 상기 단계 (1)의 결과물 상에 형성하는 단계와, (3) 상기 단계 (2)의 결과물에 대하여 식각공정을 진행하여 상기 게이트 전극의 측벽에 게이트 스페이서를 형성하는 단계를 포함하여 구성되는 반도체 장치의 제조방법 및 이에 의하여 제조된 반도체 장치에 관한 것이다.
반도체 장치, 게이트 산화막, ALD 산화막

Description

반도체 장치 및 그 제조방법{Semiconductor Device and the Manufacturing Method thereof}
도 1은 종래 캐핑층을 가지는 모스 트랜지스터의 단면도이다.
도 2는 종래 캐핑층을 가지는 모스 트랜지스터와 캐핑층을 가지지 않는 모스 트랜지스터의 전류 구동 능력을 비교한 그래프이다.
도 3a 내지 도 3d는 본 발명에 의한 일실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 도시한 반도체 장치의 단면도이다.
도 4는 LPTEOS를 이용하여 증착한 산화막과 ALD법을 이용하여 증착한 산화막이 각각 반도체 기판에 유발하는 스트레스의 정도 차이를 비교한 그래프이다.
도 5는 본 발명에 따른 반도체 장치와 종래 반도체 장치의 전류 구동 능력을 비교한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 게이트 산화막
12 : 게이트용 도전막 13 : 버퍼 산화막
14 : 질화막
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 더욱 구체적으로는 스트레스 엔지니어링을 통해 반도체 장치의 전류 구동 능력을 향상시킬 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
일반적으로 반도체 장치의 집적도가 심화되면서 반도체 장치의 전류 구동 능력을 확보하는 것이 매우 중요한 문제로 대두되고 있다.
종래로부터 전류 구동 능력을 향상시키는 방법으로 게이트 산화막의 비례 축소, 소스 드레인의 자기 정렬 실리사이드화, 소스 드레인의 인터페이스 처리, 채널 엔지니어링 등의 다양한 방법이 제안되었다.
그러나, 상기 열거한 종래의 방법들은 실질적인 게이트의 면적이 줄어드는 상황 하에서 전류 구동 능력을 향상시키는 데에는 한계가 있었다.
따라서, 최근에는 스트레스 엔지니어링을 통해 반도체 소자의 전류 구동 능력을 향상시키는 방법이 도입되고 있다. 그러나, 이러한 종래의 스트레스 엔지니어링은 캐핑층(capping layer)을 증착하는 공정이 별도로 추가되어야 하며, 그 캐핑층을 제거하거나, 소스 및 드레인 콘택의 형성을 위하여 식각공정이 고려되어야 하는 문제점이 있었다.
이하, 첨부한 도면을 참고로 하여 이러한 종래기술에 의한 반도체 장치의 제조방법의 문제점을 더욱 상세히 설명하기로 한다.
도 1은 종래 스트레스 엔지니어링이 도입된 모스 트랜지스터의 단면도로서, 이에 도시한 바와 같이 반도체 기판(1)의 상부에 게이트 전극(2)을 형성한 후, 그 상부 전면에 캐핑층(3)을 증착한다. 여기서, 상기 캐핑층(3)으로는 질화막을 형성한다.
도 2는 상기 캐핑층(3)이 적용된 종래 모스 트랜지스터와 적용되지 않은 모스 트랜지스터의 전류 구동 능력을 비교한 그래프이다.
상기 도 2의 그래프에서 볼 수 있는 바와 같이, 고장력 스트레스 질화막(high tensile stress nitride)을 사용한 캐핑층(3)을 가지는 모스 트랜지스터는 그렇지 않은 경우와 비교하여 그 전류 구동 능력이 보다 향상됨을 알 수 있다.
그러나, 상기와 같이 캐핑층(3)을 적용한 경우에는 상기 모스 트랜지스터의 전류 구동 능력은 향상되나, 상기 캐핑층(3)을 증착하기 위한 공정이 필요하고, 이후 이를 제거하거나 소스/드레인 콘택을 형성하기 위한 식각공정이 필요하여, 별도의 공정들이 추가되어야 하므로, 이로 인해 생산성이 저하되는 등의 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 추가적인 공정없이 스트레 스 엔지니어링을 반도체 장치의 제조에 적용할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 (1) 반도체 기판에 게이트 산화막과 게이트용 도전막을 증착한 후 패터닝하여 게이트전극을 형성하는 단계와, (2) 상기 반도체 기판에 대하여 물리적 스트레스(stress)를 가할 수 있는 스트레스성 물질로 된 버퍼 산화막을 상기 단계 (1)의 결과물 상에 형성하는 단계와, (3) 상기 단계 (2)의 결과물에 대하여 식각공정을 진행하여 상기 게이트 전극의 측벽에 게이트 스페이서를 형성하는 단계를 포함하여 구성되는 반도체 장치의 제조방법을 제공한다.
본 발명에서, 상기 단계 (2) 이후에 질화막을 증착하는 단계를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 단계 (2) 이후에 상기 버퍼산화막의 밀도를 조절하거나 반도체 기판에 가해지는 스트레스를 조절하기 위한 열처리 공정을 더 포함하는 것이 바람직하다.
본 발명에서, 상기 열처리 공정은 퍼니스(furnace) 열처리 또는 급속열처리에 의하여 수행되는 것이 바람직하다.
본 발명에서, 상기 단계 (2)에서 형성되는 버퍼 산화막은 신장성(tensile) 물질로 이루어져 상기 반도체 기판에 압축성(compressive) 스트레스를 가하는 것이 바람직하다.
본 발명에서, 상기 버퍼 산화막은 ALD(Atomic layer deposition)법에 의해 형성된 산화막인 것이 바람직하다.
본 발명에서, 상기 반도체 장치의 제조방법에 의해 제조되는 반도체 장치는 NMOS 소자인 것이 바람직하다.
본 발명에서, 상기 단계 (2)에서 형성되는 버퍼 산화막은 압축성(compressive) 물질로 이루어져 상기 반도체 기판에 신장성(tensile) 스트레스를 가하는 것이 바람직하다.
본 발명에서, 상기 반도체 장치의 제조방법에 의해 제조되는 반도체 장치는 PMOS 소자인 것이 바람직하다.
또한, 본 발명은 반도체 기판 상에 형성되고 게이트 산화막과 게이트용 도전막을 포함하는 게이트전극과, 상기 게이트 전극의 측벽에 형성되고 반도체 기판에 대하여 물리적 스트레스(stress)를 가할 수 있는 스트레스성 물질로 된 버퍼 산화막과, 상기 버퍼 산화막의 외측벽에 형성되는 질화막을 포함하는 게이트 스페이서를 포함하여 구성되는 반도체 장치를 제공한다.
본 발명에서, 상기 버퍼 산화막은 상기 반도체 기판에 압축성(compressive) 스트레스를 가하도록 신장성(tensile) 물질로 이루어진 것이 바람직하다.
본 발명에서, 상기 버퍼 산화막은 ALD(Atomic layer deposition)법에 의해 형성된 산화막인 것이 바람직하다.
본 발명에서, 상기 버퍼 산화막은 상기 반도체 기판에 신장성 스트레스를 가하도록 압축성 물질로 이루어진 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3a 내지 도 3d는 본 발명에 의한 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 도시한 반도체 장치의 단면도로서, 도시된 바와 같이 (1) 반도체 기판(10)에 게이트 산화막(11)과 게이트용 도전막(12)을 증착한 후 패터닝하여 게이트전극을 형성하는 단계와(도 3a), (2) 상기 반도체 기판(10)에 대하여 물리적 스트레스(stress)를 가할 수 있는 스트레스성 물질로 된 버퍼 산화막(13)을 상기 단계 (1)의 결과물 상에 형성하는 단계(도 3b)와, (3) 상기 단계 (2)의 결과물에 대하여 식각공정을 진행하여 상기 게이트 전극의 측벽에 게이트 스페이서(13')를 형성하는 단계를 포함하여 구성된다. 상기에서, 본 실시예에 따른 반도체 장치의 제조방법은 상기 단계 (2) 이후에 질화막(14)을 증착하는 단계를 더 포함할 수 있으며; 상기 단계 (2) 이후에 상기 버퍼산화막(13)의 밀도를 조절하거나 반도체 기판에 가해지는 스트레스를 조절하기 위한 열처리 공정을 더 포함할 수 있다.
이하, 상기와 같은 본 실시예에 따른 반도체 장치의 제조방법을 보다 상세히 설명한다.
먼저, 도 3a에 도시한 바와 같이 반도체 기판(10)의 상부에 게이트 산화막(11)을 증착하고, 그 상부에 폴리실리콘으로 된 게이트용 도전막(12)을 증착한다.
그 다음, 사진식각공정을 통해 상기 게이트용 도전막(12)과 그 하부의 게이트 산화막(11)을 패터닝하여 상기 반도체 기판(10)의 상부에 게이트 전극을 형성한다.
그 다음, 도 3b에 도시된 바와 같이, 반도체 기판(10)에 대하여 물리적 스트레스, 특히 압축성(compressive) 스트레스를 가할 수 있도록 상기 결과물의 상부전면에 신장성(tensile)의 물질을 이용하여 버퍼 산화막(13)을 증착한다. 본 실시예에서는 이러한 신장성의 버퍼산화막(13)으로서 원자층 증착법에 의한 산화막을 적층한다. 이때, 버퍼 산화막(13)을 증착하기 전에 상기 게이트의 측면 기판(10)의 하부에는 저농도의 이온이 주입될 수도 있다.
상기 원자층 증착법으로 증착된 버퍼 산화막(13)은 신장성을 가지고 반도체 기판(10)에 압축성 스트레스를 가하게 되며, 이에 따라 반도체 장치, 특히 NMOS타입 반도체 장치의 전류 구동 능력은 향상될 수 있게 된다. 이를 자세히 살펴 보면 다음과 같다.
도 4는 NMOS소자에서 원자층 증착법으로 증착된 산화막의 증착에 따른 반도체 기판의 스트레스 정도를 나타낸 그래프이고, 도 5는 본 발명에 따른 반도체 장 치와 종래 반도체 장치의 전류 구동 능력을 비교한 그래프이다.
도 4는 원자층 증착법에 의하여 버퍼 산화막(13)을 증착할 경우, 반도체 기판에 인가되는 스트레스의 정도를 LPTEOS(Low Pressure Tetra Ethyl ortho silicate)를 이용한 산화막을 증착한 경우와 비교하여 도시하였다.
원자층 증착법으로 증착된 버퍼 산화막(13)은 신장성(tensile)을 가지며, 도 4에 도시된 바와 같이, 반도체 기판(10)에 대하여 보다 많은 스트레스, 특히 압축성(compressive) 스트레스를 유발한다. 그리고, 이로 인하여 도 5에 도시된 바와 같이, 원자층 증착법으로 증착된 버퍼 산화막(13)을 적용한 반도체 장치, 특히 NMOS소자의 경우에는 LPTEOS 산화막을 적용한 반도체 장치에 비하여 그 전류 구동능력이 보다 향상됨으로 알 수 있다.
반면, 본 실시예와는 달리, 상기 버퍼 산화막(13)을 압축성 물질을 이용하여 형성할 수도 있는데, 이 경우에는 반도체 기판(10)에 대하여 보다 많은 스트레스, 특히 인장성 스트레스를 유발하게 된다. 그리고, 이로 인하여 이러한 압축성 버퍼 산화막을 적용한 반도체 장치, 특히 PMOS소자의 경우에는 그러한 산화막을 적용하지 않은 반도체 장치에 비하여 그 전류 구동능력이 보다 향상되게 된다.
다음으로, 도 3c에 도시한 바와 같이 상기 버퍼 산화막(13)의 상부전면에 질화막(14)을 증착한다.
그 다음, 도 3d에 도시한 바와 같이 상기 증착된 질화막(14)과 버퍼 산화막(13)을 건식식각하여 상기 게이트 전극의 측벽에 게이트 스페이서(13', 14')을 형성한다.
한편, 본 실시예에서는, 질화막(14)을 적용하였으나, 경우에 따라서는 질화막(14)을 생략하고 버퍼산화막(13)만을 적용하여 게이트 스페이서(13')를 형성할 수도 있다. 다만, 이 경우에는 상기 버퍼 산화막(13)을 형성한 이후, 상기 버퍼산화막(13)의 밀도를 조절(특히, 밀도를 조밀하게) 하거나 반도체 기판(10)에 가해지는 스트레스를 조절하기 위하여 열처리 공정을 수행한다. 이는 버퍼 산화막(13)의 형성 후, 후속 클리닝(cleaning) 공정 등으로 인한 상기 버퍼 산화막(13)의 식각율을 낮추기 위하여 적용하는 것으로서, 이를 통해 버퍼산화막(13)의 밀도를 조절(특히, 밀도를 조밀하게)할 수 있을 뿐만 아니라, 반도체 장치의 관련 스펙에 따라 반도체 기판(10)에 가해지는 스트레스를 조절함으로써 반도체 장치의 전류 구동능력 등의 소자 특성을 최적화할 수도 있다.
상기에서, 열처리 공정은 퍼니스(furnace) 열처리 또는 급속열처리에 의하여 수행된다. 그리고, 경우에 따라서는 상기 열처리 공정은 질화막(14)을 적용하는 경우에도 적용될 수 있다.
아울러, 상기 게이트 스페이서(13', 14')를 형성하는 공정은 일반적인 반도체 소자의 제조공정에서 모두 사용되는 공정이므로, 본 발명에서는 공정의 추가 없이 스트레스 엔지니어링을 적용할 수 있다.
즉, 종래에도 버퍼 산화막으로 상기 언급한 LPTEOS를 이용한 산화막을 증착하고, 질화막 증착 후 건식식각을 통해 게이트 스페이서를 형성하는 공정이 사용되었는 바, 본 발명에서 종래와 다른 점은 상기 버퍼 산화막(13)을 증착할 때 원자층 증착법을 사용함으로써 반도체 기판에 보다 큰 스트레스를 유발하여 반도체 장치의 전류 구동 능력을 향상시킬 수 있다는 것이다. 이와 같이 본 발명에 따르면, 반도체 장치의 게이트 크기가 점차 줄어드는 상황에서 별도의 공정을 추가하지 않고도 반도체 장치의 전류 구동능력을 향상시킬 수 있다.
이후, 상기 게이트 스페이서(13', 14')의 측면 반도체 기판(10)의 하부에 이온을 주입하여 소스 및 드레인을 형성한다.
이상 설명한 바와 같이, 본 발명에 따르면, 상기 반도체 기판에 대하여 물리적 스트레스(stress)를 가할 수 있는 스트레스성 물질로 된 버퍼 산화막을 형성하여 반도체 기판에 보다 큰 스트레스를 유발함으로써, 반도체 장치의 게이트 크기가 점차 줄어드는 상황 하에서 별도의 공정을 추가하지 않고도 반도체 장치의 전류 구동 능력을 향상시킬 수 있다. 특히, NMOS 타입의 반도체 소자의 경우, 원자층 증착법에 의해 형성된 버퍼 산화막을 적용하여 게이트 스페이서를 형성함으로써, 스트레스 엔지니어링을 통해 전류 구동 능력을 향상시킬 수 있다.
또한, 본 발명은 상기 버퍼 산화막을 형성한 후, 그 버퍼 산화막의 밀도 제어 및 반도체 기판으로의 스트레스 제어를 위하여 열처리 공정을 수행함으로써, 반도체 장치의 관련 스펙에 관계없이 최적화된 전류 구동 능력을 가지도록 제어할 수 있는 효과도 있다.

Claims (13)

  1. (1) 반도체 기판에 게이트 산화막과 게이트용 도전막을 증착한 후 패터닝하여 게이트전극을 형성하는 단계와,
    (2) 상기 반도체 기판에 대하여 압축성(compressive) 스트레스(stress)를 가할 수 있는 신장성(tensile) 물질로 된 버퍼 산화막을 상기 단계 (1)의 결과물 상에 형성하는 단계와,
    (3) 상기 단계 (2)의 결과물에 대하여 식각공정을 진행하여 상기 게이트 전극의 측벽에 게이트 스페이서를 형성하는 단계를 포함하여 구성되는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서, 상기 단계 (2) 이후에 질화막을 증착하는 단계를 더 포함하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서, 상기 단계 (2) 이후에 상기 버퍼산화막의 밀도를 조절하거나 반도체 기판에 가해지는 스트레스를 조절하기 위한 열처리 공정을 더 포함하는 반도체 장치의 제조방법.
  4. 제 3항에 있어서, 상기 열처리 공정은 퍼니스(furnace) 열처리 또는 급속열처리에 의하여 수행되는 반도체 장치의 제조방법.
  5. 삭제
  6. 제 1항에 있어서, 상기 버퍼 산화막은 ALD(Atomic layer deposition)법에 의해 형성된 산화막인 반도체 장치의 제조방법.
  7. 제 6항에 있어서, 상기 반도체 장치의 제조방법에 의해 제조되는 반도체 장치는 NMOS 소자인 반도체 장치의 제조방법.
  8. (1) 반도체 기판에 게이트 산화막과 게이트용 도전막을 증착한 후 패터닝하여 게이트전극을 형성하는 단계와,
    (2) 상기 반도체 기판에 대하여 신장성(tensile) 스트레스(stress)를 가할 수 있는 압축성(compressive) 물질로 된 버퍼 산화막을 상기 단계 (1)의 결과물 상에 형성하는 단계와,
    (3) 상기 단계 (2)의 결과물에 대하여 식각공정을 진행하여 상기 게이트 전극의 측벽에 게이트 스페이서를 형성하는 단계를 포함하여 구성되는 반도체 장치의 제조방법.
  9. 제 8항에 있어서, 상기 반도체 장치의 제조방법에 의해 제조되는 반도체 장치는 PMOS 소자인 반도체 장치의 제조방법.
  10. 반도체 기판 상에 형성되고 게이트 산화막과 게이트용 도전막을 포함하는 게이트전극과,
    상기 게이트 전극의 측벽에 형성되고 반도체 기판에 대하여 물리적 스트레스(stress)를 가할 수 있는 스트레스성 물질로 된 버퍼 산화막과, 상기 버퍼 산화막의 외측벽에 형성되는 질화막을 포함하는 게이트 스페이서를 포함하여 구성되는 반도체 장치.
  11. 제 10 항에 있어서, 상기 버퍼 산화막은 상기 반도체 기판에 압축성(compressive) 스트레스를 가하도록 신장성(tensile) 물질로 이루어진 반도체 장치.
  12. 제 11항에 있어서, 상기 버퍼 산화막은 ALD(Atomic layer deposition)법에 의해 형성된 산화막인 반도체 장치.
  13. 제 10 항에 있어서, 상기 버퍼 산화막은 상기 반도체 기판에 신장성 스트레스를 가하도록 압축성 물질로 이루어진 반도체 장치.
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