CN105097683B

CN105097683B - 一种半导体器件的制造方法

Info

Publication number: CN105097683B
Application number: CN201410163096.3A
Authority: CN
Inventors: 韦庆松; 于书坤; 涂火金
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-04-22
Filing date: 2014-04-22
Publication date: 2018-12-21
Anticipated expiration: 2034-04-22
Also published as: CN105097683A

Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。本发明的半导体器件的制造方法，通过采用SiCoNi刻蚀去除位于半导体衬底表面的自然氧化硅层，可以减轻刻蚀负载效应，保证形成的锗硅层的尺寸和形貌基本相同，因此可以提高半导体器件的良率。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

在半导体技术领域中，对于先进的半导体技术，应力工程成为器件性能提升的最重要的因素之一。对于PMOS而言，锗硅(SiGe)可以通过向沟道施加压应力改善载流子迁移率。除了锗硅的生长之外，用于容置锗硅的沟槽的形貌对于应力工程至关重要。

锗硅沉积是一种选择性生长，仅生长在硅(Si)材料上。为了避免锗硅在NMOS上的生长，需要在NMOS区域形成锗硅遮蔽层。氮化硅(SiN)和氧化硅(SiO₂)均可以被用作遮蔽层；由于在锗硅的湿法工艺中氧化硅很容易被去除并且不稳定，通常主要采用氮化硅(单纯采用氮化硅，或同时采用氧化硅和氮化硅)作为遮蔽层。在高k金属栅极技术中，考虑氧扩散和非正常锗硅的影响，倾向于单纯采用氮化硅(SiN)作为遮蔽层。但是，氧化物层和氮化硅层共同作为锗硅遮蔽层的方案被广泛应用于多晶硅栅极技术中，尤其是在中间锗硅方案(在对NMOS进行LDD处理之前、对PMOS进行LDD处理之后形成锗硅)中。在氮化硅之下的氧化物薄膜可以在锗硅遮蔽层中的氮化硅被去除的过程中保护栅极偏移侧壁(材料通常为SiN)。在传统的半导体器件的制造方法中，形成用于容置嵌入式锗硅层的沟槽包括3个步骤：步骤1、氮化硅层刻蚀(形成锗硅的侧壁)；步骤2、氧化物层刻蚀(刻断氧化物层)；步骤3、对半导体衬底的刻蚀(形成沟槽)。湿法刻蚀与干法刻蚀都可以用于第2步中用于刻蚀氧化物层，然而，有时在不同环境(有源区/浅沟槽隔离的尺寸、有源区的密度等)下对氧化物层的刻蚀量是不同的。而这将产生3个问题：第一、锗硅遮蔽层中的氧化物层的刻蚀负载效应(loading effect；指在刻蚀时，出现的被蚀刻材质中密度较大者或栅极间距开口较小的区域的蚀刻速率比密度较小者或栅极间距开口较大的区域慢的现象)，它会引发锗硅沟槽的负载效应；第二、浅沟槽隔离(STI)损耗的负载效应，其会影响后续工艺(例如TiN流失)；第三、更多的浅沟槽隔离(STI)损耗，其会影响后续工艺(例如TiN流失)。一旦锗硅遮蔽层中氧化物层的刻蚀负载效应存在，锗硅沟槽在氧化物刻蚀快的区域会比较深，因而沟槽的形貌在不同区域是不同的。而不同的沟槽形貌将导致应力的不同，进而导致PMOS器件的性能不同，这将造成半导体器件的良率下降。

下面，结合一种半导体器件的制造方法，具体介绍现有技术中存在的上述问题。如图1A至1H所示，现有技术中的半导体器件的制造方法包括如下步骤：

步骤E1：提供半导体衬底100，在半导体衬底100的NMOS区和PMOS区分别形成栅极101和位于栅极101之上的栅极硬掩膜102，如图1A所示。

其中，在半导体衬底100上，还可以包括浅沟槽隔离1001以及阱区等。

在本步骤中，还可以在形成栅极硬掩膜102之后，形成位于栅极101两侧的间隙壁，并对PMOS区进行LDD处理。

步骤E2：在半导体衬底100上形成覆盖NMOS区和PMOS区的包括第一遮蔽材料层1030以及位于第一遮蔽材料层1030之上的第二遮蔽材料层1040的遮蔽材料层，其中，第一遮蔽材料层1030的材料为氧化物(即，氧化硅)，第二遮蔽材料层1040的材料为氮化硅(SiN)；形成覆盖NMOS区的光刻胶层300，如图1B所示。

步骤E3：对第二遮蔽材料层1040进行干法刻蚀以形成位于PMOS两侧的第二锗硅临时侧壁1041以及覆盖NMOS的第二锗硅遮蔽层104，如图1C所示。

在本步骤中，第一遮蔽材料层1030也会同时被刻蚀，形成位于NMOS区的第一锗硅遮蔽层103、位于PMOS两侧的第一锗硅临时侧壁1031以及位于PMOS区的半导体衬底上的第一遮蔽材料层残留1031’，如图1C所示。

步骤E4：对第一遮蔽材料层1030进行干法刻蚀或湿法刻蚀，以去除位于PMOS区的半导体衬底上的第一遮蔽材料层残留1031’，如图1D所示。

其中，由于对第一遮蔽材料层1030(氧化物层)刻蚀时的刻蚀负载效应，在密度较大的(密集的)PMOS的有源区或栅极间距开口较小的PMOS的有源区，仍会存在第一遮蔽材料层的残留物1030’；并且，在浅沟槽隔离的密集区或大的浅沟槽隔离的位置处，浅沟槽隔离会被刻蚀损耗而形成浅沟槽缺失区10011，如图1D所示。

在现有技术中，锗硅遮蔽层(主要指第一遮蔽材料层1030)的刻蚀率负载(loading)通常大于1.2:1小于2:1。浅沟槽隔离(STI)损耗的负载通常为3-10nm，也就是说，浅沟槽隔离损耗的深度通常3-10nm。

步骤E5：对半导体衬底100进行刻蚀以在半导体衬底100内形成位于PMOS两侧的用于容置锗硅的碗状沟槽1050，如图1E所示。

由于步骤E4中对第一遮蔽材料层1030(氧化物层)刻蚀时的刻蚀负载效应影响，刻蚀形成沟槽1050时也存在刻蚀负载效应，形成的沟槽1050在不同区域的深度并不相同，即，沟槽1050的形貌在不同区域不同，如图1E所示。

步骤E6：进行湿法刻蚀以在碗状沟槽1050的基础上形成型沟槽105，如图1F所示。

其中，该湿法刻蚀使用的刻蚀液可以为TMAH或其他刻蚀液。

在刻蚀形成沟槽105的过程中也存在刻蚀负载效应，经过步骤E6，沟槽105的形貌在不同区域仍然不同，如图1F所示。通常地，沟槽1050的负载为2-15nm，也就是说，沟槽1050的深度差为2-15nm。

步骤E7：在沟槽105内沉积锗硅层106，如图1G所示。

由于沟槽105的形貌在不同区域不同，因此，形成的锗硅层106在不同区域的尺寸和形貌也不相同。这就导致了对不同的PMOS的沟道施加的压应力不同，进而不同的PMOS器件的性能不同，因此，最终制得的半导体器件的良率无法得到保证。

步骤E8：去除第一锗硅遮蔽层103和第二锗硅遮蔽层104以及第一锗硅临时侧壁1031和第二锗硅临时侧壁1041，如图1H所示。

在进行去除处理时，可以采用磷酸和氢氟酸作为刻蚀液。

至此，完成了现有技术中的一种半导体器件的制造方法的关键步骤的介绍。可见，在现有的半导体器件的制造方法中，对锗硅遮蔽层中的氧化物层的刻蚀存在负载效应，会造成锗硅层的形貌在不同区域存在不同，导致整个半导体器件的良率下降。因此，为解决以上问题，有必要提出一种新的半导体器件的制造方法。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，以提高半导体器件的良率。

本发明实施例提供一种半导体器件的制造方法，所述方法包括：

步骤S101：提供半导体衬底，在所述半导体衬底的NMOS区和PMOS区分别形成包括栅极和栅极硬掩膜的栅极结构；

步骤S102：形成覆盖所述半导体衬底以及所述栅极结构的第一遮蔽材料层；

步骤S103：对所述第一遮蔽材料层进行刻蚀以在PMOS的栅极结构的两侧形成锗硅临时侧壁；

步骤S104：对所述半导体衬底执行SiCoNi刻蚀以去除位于所述半导体衬底表面的自然氧化硅层；

步骤S105：在所述半导体衬底内形成位于PMOS的栅极两侧的用于容置锗硅层的沟槽；

步骤S106：在所述沟槽内形成锗硅层。

可选地，在所述步骤S102中，还形成位于所述第一遮蔽材料层下方且覆盖所述半导体衬底以及所述栅极结构的第二遮蔽材料层，其中所述第二遮蔽材料层的材料为氧化物；并且，在所述步骤S104中，通过所述SiCoNi刻蚀去除所述第二遮蔽材料层未被所述锗硅临时侧壁所覆盖的部分。

可选地，在所述步骤S104中，所述SiCoNi刻蚀的刻蚀范围为

可选地，在所述步骤S101中，所述半导体衬底还包括浅沟槽隔离；并且，在所述步骤S104中，所述浅沟槽隔离在所述SiCoNi刻蚀中存在损耗，其中所述浅沟槽隔离损耗的部分的厚度为0-8nm。而这一损害的厚度，小于现有技术中的损耗。

可选地，在所述步骤S103中，所述第一遮蔽材料层的材料为氮化硅，和/或，所述刻蚀为干法刻蚀。

可选地，在所述步骤S105中，所述沟槽包括碗状沟槽或∑型沟槽。

可选地，所述步骤S105包括：

步骤S1051：通过干法刻蚀在所述半导体衬底内形成位于PMOS的栅极两侧的用于容置锗硅层的碗状沟槽；

步骤S1052：通过湿法刻蚀在所述碗状沟槽的基础上刻蚀形成∑型沟槽。

可选地，在所述步骤S101与所述步骤S102之间还包括步骤S1012：

在NMOS和PMOS的栅极两侧的间隙壁；

对所述PMOS进行LDD处理。

可选地，在所述步骤S106之后还包括步骤S107：

对所述NMOS进行LDD处理。

可选地，在所述步骤S105与所述步骤S106之间还包括步骤S1056：

对所述沟槽进行预清洗。

本发明的半导体器件的制造方法，通过采用SiCoNi刻蚀去除位于半导体衬底表面的自然氧化硅层，可以减轻刻蚀负载效应，保证形成的锗硅层的尺寸和形貌基本相同，因此可以提高半导体器件的良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A至1H为现有技术中的一种半导体器件的制造方法的关键步骤形成的图形的示意性剖面图；

图2A至2H为本发明实施例的一种半导体器件的制造方法的关键步骤形成的图形的示意性剖面图；

图3为本发明实施例提出的一种半导体器件的制造方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

下面，参照图2A至2H和图3来描述本发明提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图2A至2H为本发明实施例的半导体器件的制造方法的关键步骤形成的图形的示意性剖面图；图3为本发明实施例提出的一种半导体器件的制造方法的流程图。

本发明实施例的半导体器件的制造方法，包括如下步骤：

步骤A1：提供半导体衬底200，在半导体衬底200的NMOS区和PMOS区分别形成栅极201和位于栅极201之上的栅极硬掩膜202，如图2A所示。

作为示例，在本实施例中，半导体衬底200选用单晶硅材料构成。在所述半导体衬底中形成有浅沟槽隔离2001，所述浅沟槽隔离将半导体衬底分为NMOS区和PMOS区。所述半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。上述形成阱(well)结构、隔离结构、栅极结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。

在本步骤中，还可以在形成栅极硬掩膜202之后，形成位于栅极201两侧的间隙壁，并对PMOS区进行LDD(轻掺杂漏)处理。

步骤A2：在半导体衬底200上形成覆盖NMOS区和PMOS区的包括第一遮蔽材料层2030以及位于第一遮蔽材料层2030之上的第二遮蔽材料层2040的遮蔽材料层，其中，第一遮蔽材料层2030的材料为氧化物(即，氧化硅)，第二遮蔽材料层2040的材料为氮化硅(SiN)；形成覆盖NMOS区的光刻胶层600，如图2B所示。

步骤A3：通过干法刻蚀去除所述第二遮蔽材料层2040位于PMOS区的部分中除位于PMOS的侧壁位置处的部分以外的部分，以及所述第一遮蔽材料层2030位于PMOS的栅极硬掩膜之上的部分，以形成锗硅临时侧壁。其中，锗硅临时侧壁包括第一锗硅临时侧壁2031和第二锗硅临时侧壁2041。如图2C所示。

在本步骤中，主要对第二遮蔽材料层2040进行干法刻蚀以形成位于PMOS两侧的第二锗硅临时侧壁2041以及覆盖NMOS的第二锗硅遮蔽层204，如图2C所示。并且，第一遮蔽材料层2030也会同时被刻蚀，形成位于NMOS区的第一锗硅遮蔽层203以及位于PMOS区的第一锗硅临时侧壁2031，此外，第一遮蔽材料层2030还保留有位于半导体衬底上的残留部分2031’(即，刻蚀后，第一遮蔽材料层未被第二遮蔽材料层2040覆盖的部分)，如图2C所示。

步骤A4：通过SiCoNi刻蚀工艺，去除所述第一遮蔽材料层2030未被所述第二遮蔽材料层2040覆盖的部分，如图2D所示。

也就是说，通过对第一遮蔽材料层1030进行SiCoNi刻蚀，去除了第一遮蔽材料层2030位于半导体衬底上的残留部分2031’，如图2D所示。

其中，SiCoNi刻蚀是新一代刻蚀工艺，是一种对氧化物薄膜进行刻蚀去除的化学刻蚀方法。与传统的干法刻蚀工艺(例如：氩电浆轰击工艺)不同，SiCoNi刻蚀在没有电浆和粒子轰击的环境中对氧化物薄膜进行刻蚀，降低了对基底材料的破坏。而与传统的湿法刻蚀工艺相比，尽管SiCoNi刻蚀也是一种化学腐蚀的方法，但它对氧化硅刻蚀具有非常好的选择性，可以降低硅基底的损失和轮廓的变化。

通常地，在半导体衬底的表面会存在一层自然氧化硅层(native oxide film)，在本步骤中，SiCoNi刻蚀可以同时去除位于半导体衬底的表面的自然氧化硅层。通常地，例如在高k金属栅极技术中，位于有源区表面的自然氧化硅层的厚度通常为

与现有技术相比，本步骤由于采用了SiCoNi刻蚀，在对第一遮蔽材料层2030(氧化物层)进行刻蚀时不再存在严重的刻蚀负载效应，因此，在密度较大的(密集的)PMOS的有源区或栅极间距开口较小的PMOS的有源区，不再存在第一遮蔽材料层的残留物；并且，在浅沟槽隔离的密集区或大的浅沟槽隔离的位置处，浅沟槽隔离2001的刻蚀损耗20011也小于现有技术，如图2D所示。并且，半导体衬底的表面的自然氧化硅层也一并被去除。

在本实施例中，SiCoNi刻蚀的量需要被精确控制在接近或小于传统的干法或湿法刻蚀。可选地，SiCoNi刻蚀的刻蚀范围为

在本实施例中，锗硅遮蔽层(主要指第一遮蔽材料层2030)的刻蚀率负载(loading)可以从现有技术中的大于1.2:1小于2:1改善为大于1.1:1小于1.5:1。浅沟槽隔离(STI)损耗的负载可以从3-10nm改善为0-5nm，也就是说，浅沟槽隔离损耗的深度可以从现有技术中的3-10nm改善为0-5nm。进一步地，浅沟槽隔离(STI)的损耗可以被减小到现有技术中的湿法刻蚀或干法刻蚀导致的损耗量的1/3至1/2。示例性地，在本实施例中，浅沟槽隔离(STI)损耗的部分的厚度为0-8nm(此处指大于等于0小于等于8nm)。

在本实施例中，由于采用了SiCoNi刻蚀，氮化钛(TiN)损失缺陷的窗口可以被放大。

步骤A5：对半导体衬底200进行刻蚀以在半导体衬底200内形成位于PMOS两侧的用于容置锗硅的碗状沟槽2050，如图2E所示。

由于步骤A4中对第一遮蔽材料层2030进行刻蚀时的刻蚀负载效应得到改善，因此，刻蚀形成沟槽2050时的刻蚀负载效应也得到改善，形成的沟槽2050在不同区域的深度基本相同，并且沟槽2050的形貌和尺寸在不同区域也基本相同，如图2E所示。

在本实施例中，沟槽2050的负载可以从2-15nm改善为0-5nm，也就是说，沟槽的深度差可以从现有技术中的2-15nm改善为0-5nm。

步骤A6：进行湿法刻蚀以在碗状沟槽2050的基础上形成型沟槽205，如图2F所示。

其中，湿法刻蚀使用的刻蚀液可以为TMAH或其他任何合适的刻蚀液。

在刻蚀形成沟槽205的过程中，也可以减轻刻蚀负载效应。经过步骤A6，沟槽205的形貌和尺寸在不同区域基本相同，如图2F所示。

步骤A7：在沟槽205内形成锗硅层(也称嵌入式锗硅层)206，如图2G所示。

其中，形成锗硅层206的方法，可以为外延生长法或其他任何合适的方法。此外，在形成锗硅层206之前，还可以包括对沟槽205进行预清洗的步骤。示例性地，进行预清洗采用的清洗液可以为HF或其他合适的液体。

由于沟槽205的形貌和尺寸在不同区域基本相同，因此，形成的锗硅层206在不同区域的尺寸和形貌也基本相同。于是，不同PMOS的沟道区域受到的来自锗硅层206的压应力基本相同，进而不同的PMOS器件的性能基本相同，所以最终制得的半导体器件的良率得到了保证。也就是说，相对于现有技术，本发明实施例的半导体器件的制造方法提高了半导体器件的良率。

步骤A8：去除第一锗硅遮蔽层203和第二锗硅遮蔽层204以及第一锗硅临时侧壁2031和第二锗硅临时侧壁2041，如图2H所示。

其中，在进行去除处理时，可以采用磷酸和氢氟酸作为刻蚀液。

其中，第一锗硅临时侧壁2031的作用主要在于在去除第二锗硅临时侧壁2041时对栅极结构(例如：偏移侧壁)进行保护。在某些情况下，也可以在步骤A2中仅形成第二遮蔽材料层2040，并对后续步骤相应进行调整。

至此，完成了现有技术中的一种半导体器件的制造方法的关键步骤的介绍。在步骤A8之后，还可以包括如下步骤：

步骤A9：对NMOS进行LDD处理。

步骤A10：形成NMOS和PMOS的主侧壁、源极和漏极，形成金属硅化物，层间介电层以及接触孔。

本发明实施例的半导体器件的制造方法，由于采用SiCoNi刻蚀工艺对遮蔽材料层中的氧化物层进行刻蚀，减轻了刻蚀负载效应，因此可以保证形成的锗硅层的尺寸和形貌基本相同，可以提高制得的半导体器件的良率。

本领域的技术人员可以理解，由于在半导体衬底的有源区表面往往存在自然氧化硅层(native oxidation film)，在单纯采用氮化硅薄膜作为锗硅遮蔽层时，也可以采用SiCoNi刻蚀工艺进行刻蚀，以去除该自然氧化硅层。此时，由于采用SiCoNi刻蚀工艺去除自然氧化硅层，仍可以减轻刻蚀负载效应，保证形成的锗硅层的尺寸和形貌基本相同，最终提高制得的半导体器件的良率。

参照图3，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。

步骤S106：在所述沟槽内形成锗硅层。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制造方法，其特征在于，所述方法包括：

步骤S105：在所述半导体衬底内形成位于PMOS的栅极两侧的用于容置锗硅层的沟槽，所述沟槽的尺寸和深度基本相同；

步骤S106：在所述沟槽内形成锗硅层，

在所述步骤S102中，还形成位于所述第一遮蔽材料层下方且覆盖所述半导体衬底以及所述栅极结构的第二遮蔽材料层，其中所述第二遮蔽材料层的材料为氧化物；并且，在所述步骤S104中，通过所述SiCoNi刻蚀去除所述第二遮蔽材料层未被所述锗硅临时侧壁所覆盖的部分。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述SiCoNi刻蚀工艺的刻蚀范围为

3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述半导体衬底还包括浅沟槽隔离；并且，在所述步骤S104中，所述浅沟槽隔离在所述SiCoNi刻蚀工艺中存在损耗，其中所述浅沟槽隔离损耗的部分的厚度为0-8nm。

4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述第一遮蔽材料层的材料为氮化硅，和/或，所述刻蚀为干法刻蚀。

5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，所述沟槽包括碗状沟槽或∑型沟槽。

6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S105包括：

7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101与所述步骤S102之间还包括步骤S1012：

在NMOS和PMOS的栅极两侧的间隙壁；

对所述PMOS进行LDD处理。

8.如权利要求7所述的半导体器件的制造方法，其特征在于，在所述步骤S106之后还包括步骤S107：

对所述NMOS进行LDD处理。

9.如权利要求1至8任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S105与所述步骤S106之间还包括步骤S1056：

对所述沟槽进行预清洗。