KR100721583B1 - 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 건식식각으로 형성된 벌브 리세스 게이트가 둥근 프로파일을 얻지 못하고 각진 프로파일로 형성되어 채널길이가 원하는 만큼 늘어나지 못하는 점과 각진 부위로 인해 채널특성이 나빠지는 문제를 해결하기 위한 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판을 소정 식각하여 제1리세스를 형성하는 단계, 상기 제1리세스의 측벽에 감광막으로 스페이서를 형성하는 단계, 상기 제1리세스 아래의 반도체 기판을 습식식각하여 제1리세스보다 폭이 크고 라운드진 형태의 제2리세스를 형성하는 단계, 상기 스페이서를 제거하는 단계, 상기 제1리세스와 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계를 포함하고, 상기한 본 발명은 건식식각으로는 얻기 힘든 둥근 프로파일을 쉽게 형성함으로써, 채널길이를 증가시키고 채널특성을 좋게하는 효과가 있다.
습식식각, 등방성 식각, 리세스게이트
Description
도 1은 종래 기술에 따른 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도,
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 희생산화막 34 : 하드마스크
35 : 제1리세스 36 : 스페이서
37 : 제2리세스 38 : 게이트절연막
39 : 게이트패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 반도체 소자의 리프레시 특성을 확보하기 위해 게이트패턴 아래의 활성영역을 소정깊이 식각하여 리세스 게이트를 형성하는 방법이 실시되고 있다. 그러나, 반도체 소자의 디자인 룰이 점점 더 작아짐에 따라 충분한 리프레시 특성을 얻기가 어렵고, 리세스의 깊이는 한계가 있으며 리세스를 깊게 할수록 리세스 프로파일이 나빠져서 충분한 채널 길이를 확보하기 어려운 문제점이 있다.
도 1은 종래 기술에 따른 벌브 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 리세스 게이트를 벌브형 리세스 게이트(Bulb type Recess Gate)로 바꾸기 위해 등방성 건식식각을 실시하는 것을 알 수 있다. 이를 위해, 스페이서(15)로 보호되어 있는 제1리세스(14) 아래의 반도체 기판(11)을 건식 식각하여 제1리세스(14)보다 폭이 큰 제2리세스(16)를 형성한다.
설명되지 않은 도면부호 12는 소자분리막, 13은 패드산화막을 가리킨다.
그러나, 제2리세스(16)를 형성하기 위한 등방성 건식식각의 경우 실질적으로 등방성 특성을 얻기가 어려워 원하는 둥근 프로파일의 벌브 리세스 게이트를 얻는데 어려움이 많고, 각진 프로파일로 형성될 수 있다. 이러한 각진 프로파일은 둥근 프로파일에 비해 채널길이도 작을 뿐 아니라 각진 부위로 인해 채널특성이 나빠지 는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 건식식각으로 형성된 벌브 리세스 게이트가 둥근 프로파일을 얻지 못하고 각진 프로파일로 형성되어 채널길이가 원하는 만큼 늘어나지 못하는 점과 각진 부위로 인해 채널특성이 나빠지는 문제를 해결하기 위한 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 기판을 소정 식각하여 제1리세스를 형성하는 단계와, 상기 제1리세스의 측벽에 감광막으로 스페이서를 형성하는 단계와, 상기 제1리세스 아래의 반도체 기판을 습식식각하여 제1리세스보다 폭이 크고 라운드진 형태의 제2리세스를 형성하는 단계와, 상기 제1 리세스의 탑부분이 라운딩되도록 산소를 이용하여 상기 스페이서를 제거하는 단계와, 상기 제1리세스와 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계를 포함하는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 벌브 리세스 게이트 를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31)에 STI공정을 통해 소자분리막(32)을 형성한다. 여기서, 소자분리막(32)은 활성영역을 정의하기 위한 것으로, 적어도 후속 리세스 게이트의 깊이보다 깊게 형성한다.
이를 위해, 반도체 기판(31)의 소정영역을 식각하여 트렌치를 형성한다. 상기 트렌치에 절연막을 매립하고, 화학적기계적연마(Chemical Mechanical Polishing;CMP)로 분리하여 형성한다.
이어서, 소자분리막(32) 상에 희생산화막(33)을 형성한다. 이때, 희생산화막(33)은 소자분리막 공정시 사용된 패드산화막일 수 있다.
다음으로, 희생산화막(33) 상에 하드마스크(34)를 형성한다. 여기서, 하드마스크(34)는 후속 반도체 기판(31)을 식각시 감광막의 마진을 확보하기 위한 것으로, 폴리실리콘으로 형성한다.
다음으로, 하드마스크(34)와 희생산화막(33)을 패터닝하여 리세스 에정지역을 오픈시킨다. 이를 위해, 도시되지는 않았지만 하드마스크(34) 상에 감광막을 형성하고, 노광 및 현상으로 패터닝한다. 패터닝된 감광막을 식각마스크로 하드마스크(34)와 희생산화막(33)을 식각한다. 이어서, 감광막을 산소 플라즈마를 이용하여 제거한다.
도 2b에 도시된 바와 같이, 하드마스크(34)를 식각마스크로 반도체 기판(31)의 소정부분을 식각하여 제1리세스(35)를 형성한다. 이때, 제1리세스(35)는 건식식각으로 실시한다.
이때, 제1리세스(35)는 수직프로파일을 갖고 형성된다. 또한, 제1리세스(35) 가 형성되는 시점에서 하드마스크(34)는 모두 소실된다.
도 2c에 도시된 바와 같이, 제1리세스(35)를 포함하는 반도체 기판(31) 상에 감광막(36)을 코팅한다.
여기서, 감광막(36)은 후속 제2리세스 공정시 사용되는 불산에 대한 선택비를 얻기 위해 사용된다.
도 2d에 도시된 바와 같이, 감광막(36)을 에치백하여 제1리세스(35)의 측벽에 스페이서(36a)를 형성한다.
따라서, 제1리세스(35) 아래의 반도체 기판(31)이 노출된다.
도 2e에 도시된 바와 같이, 스페이서(36a)를 하드마스크로 제1리세스(35) 아래의 상기 반도체 기판(31)을 식각하여 제2리세스(37)를 형성한다. 이를 위해, 질산(HNO3), 불산(HF)과 아세트산(CH3COOH)의 혼합용액으로 등방성 습식식각을 실시한다.
이때, 제1리세스(35)의 측벽에 형성된 스페이서(36a)는 감광막으로 형성되어 불산과의 선택비를 확보함으로써, 제2리세스(37) 공정시 제1리세스(35)의 측벽을 보호할 수 있다.
이어서, 습식세정공정을 실시하여 희생산화막(33)과 식각잔류물을 제거한다. 여기서, 습식세정공정은 HF 또는 BOE를 사용하여 실시할 수 있다.
다음으로, LET(Light Etch Treatment)공정을 실시하여 제1리세스(35)의 측벽에 잔류하는 스페이서(36a)를 제거한다. 여기서, LET공정은 산소로 실시한다. 더불 어, LET공정으로 제1리세스(35)의 탑부분이 라운딩되어 누설전류의 스트레스 포인트를 제거하므로 리프레시 특성이 개선된다.
이하, 제1리세스(35)와 제2리세스(37)로 이루어진 리세스를 '벌브 리세스(35, 37)'라고 한다.
도 2g에 도시된 바와 같이, 벌브 리세스(35, 37)를 포함한 반도체 기판(31) 상에 게이트절연막(38)을 형성한다.
이어서, 게이트절연막(38) 상에 벌브 리세스(35, 37)에 일부가 매립되고, 나머지는 반도체 기판(31)의 상부로 노출된 게이트패턴(39)을 형성한다. 여기서, 게이트패턴(39)은 폴리실리콘막(39a), 게이트전극(39b)과 게이트하드마스크(39c)가 순차적으로 적층된 구조를 갖는다.
상기한 본 발명은, 질산, 불산과 아세트산의 혼합용액을 이용한 등방성 습식식각을 실시하여 건식식각으로 형성하기 힘든 둥근 프로파일을 쉽게 형성함으로써, 채널길이를 증가시키고 채널특성을 좋게하는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 은 건식식각으로는 얻기 힘든 둥근 프로파일을 쉽게 형성함으로써, 채널길이를 증가시키고 채널특성을 좋게하는 효과가 있다.
Claims (6)
- 반도체 기판을 소정 식각하여 제1리세스를 형성하는 단계;상기 제1리세스의 측벽에 감광막으로 스페이서를 형성하는 단계;상기 제1리세스 아래의 반도체 기판을 습식식각하여 제1리세스보다 폭이 크고 라운드진 형태의 제2리세스를 형성하는 단계;상기 제1 리세스의 탑부분이 라운딩되도록 산소를 이용하여 상기 스페이서를 제거하는 단계; 및상기 제1리세스와 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계를 포함하는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 스페이서를 형성하는 단계는,상기 반도체 기판 상에 감광막을 코팅하는 단계;상기 감광막을 에치백하여 상기 제1리세스의 측벽에 스페이서를 형성하는 단계를 포함하는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1리세스를 형성하는 단계는,건식식각으로 실시하는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제2리세스를 형성하는 단계는,습식식각으로 실시하는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제4항에 있어서,상기 습식식각은,질산, 불산과 아세트산의 혼합용액으로 실시하는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 5 |
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| LAPS | Lapse due to unpaid annual fee |