KR100733467B1 - 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents

벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 건식식각으로 형성된 벌브 리세스 게이트가 둥근 프로파일을 얻지 못하고 각진 프로파일로 형성되어 채널길이가 원하는 만큼 늘어나지 못하는 점과 각진 부위로 인해 채널특성이 나빠지는 문제를 해결하기 위한 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 하드마스크패턴을 형성하는 단계, 상기 하드마스크패턴을 식각마스크로 상기 반도체 기판을 소정 식각하여 제1리세스를 형성하는 단계, 상기 제1리세스를 포함한 전면에 스페이서절연막을 형성하는 단계, 상기 제1리세스 바닥부의 스페이서절연막을 제거하는 단계, 상기 제1리세스 아래의 반도체 기판을 등방성습식식각하여 제1리세스보다 폭이 크고 라운드진 형태의 제2리세스를 형성하는 단계, 상기 스페이서절연막을 제거하는 단계, 상기 제1리세스와 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계를 포함하고, 상기한 본 발명은 건식식각으로는 얻기 힘든 둥근 프로파일을 쉽게 형성함으로써, 채널길이를 증가시키고 채널특성을 좋게하고, 문턱전압을 높여 항복전압특성이 좋아지며, 리프레시 특성이 향상되는 효과가 있다.
습식식각, 등방성 식각, 질산, 리세스게이트

Description

벌브 리세스 게이트를 갖는 반도체 소자의 제조방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE WITH BULB RECESS GATE}
도 1은 종래 기술에 따른 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도,
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 희생산화막 34 : 하드마스크
35 : 제1리세스 36 : 스페이서절연막
37 : 제2리세스 38 : 게이트절연막
39 : 게이트패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 반도체 소자의 리프레시 특성을 확보하기 위해 게이트패턴 아래의 활성영역을 소정깊이 식각하여 리세스 게이트를 형성하는 방법이 실시되고 있다. 그러나, 반도체 소자의 디자인 룰이 점점 더 작아짐에 따라 충분한 리프레시 특성을 얻기가 어렵고, 리세스의 깊이는 한계가 있으며 리세스를 깊게 할수록 리세스 프로파일이 나빠져서 충분한 채널 길이를 확보하기 어려운 문제점이 있다.
도 1은 종래 기술에 따른 벌브 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 리세스 게이트를 벌브형 리세스 게이트(Bulb type Recess Gate)로 바꾸기 위해 등방성 건식식각을 실시하는 것을 알 수 있다. 이를 위해, 스페이서절연막(15)으로 보호되어 있는 제1리세스(14) 아래의 반도체 기판(11)을 건식 식각하여 제1리세스(14)보다 폭이 큰 제2리세스(16)를 형성한다.
설명되지 않은 도면부호 12는 소자분리막, 13은 패드산화막을 가리킨다.
그러나, 제2리세스(16)를 형성하기 위한 등방성 건식식각의 경우 실질적으로 등방성 특성을 얻기가 어려워 원하는 둥근 프로파일의 벌브 리세스 게이트를 얻는 데 어려움이 많고, 각진 프로파일로 형성될 수 있다. 이러한 각진 프로파일은 둥근 프로파일에 비해 채널길이도 작을 뿐 아니라 각진 부위로 인해 채널특성이 나빠지는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 건식식각으로 형성된 벌브 리세스 게이트가 둥근 프로파일을 얻지 못하고 각진 프로파일로 형성되어 채널길이가 원하는 만큼 늘어나지 못하는 점과 각진 부위로 인해 채널특성이 나빠지는 문제를 해결하기 위한 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법은 반도체 기판 상에 하드마스크패턴을 형성하는 단계, 상기 하드마스크패턴을 식각마스크로 상기 반도체 기판을 소정 식각하여 제1리세스를 형성하는 단계, 상기 제1리세스를 포함한 전면에 스페이서절연막을 형성하는 단계, 상기 제1리세스 바닥부의 스페이서절연막을 제거하는 단계, 상기 제1리세스 아래의 반도체 기판을 등방성습식식각하여 제1리세스보다 폭이 크고 라운드진 형태의 제2리세스를 형성하는 단계, 상기 스페이서절연막을 제거하는 단계, 상기 제1리세스와 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
[실시예1]
도 2a 내지 도 2f는 본 발명의 바람직한 제1실시예에 따른 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31)에 STI공정을 통해 소자분리막(32)을 형성한다. 여기서, 소자분리막(32)은 활성영역을 정의하기 위한 것으로, 적어도 후속 리세스 게이트의 깊이보다 깊게 형성한다.
이를 위해, 반도체 기판(31)의 소정영역을 식각하여 트렌치를 형성한다. 상기 트렌치에 절연막을 매립하고, 화학적기계적연마(Chemical Mechanical Polishing;CMP)로 분리하여 형성한다.
이어서, 소자분리막(32) 상에 희생산화막(33)을 형성한다. 이때, 희생산화막(33)은 소자분리막 공정시 사용된 패드산화막일 수 있다.
다음으로, 희생산화막(33) 상에 하드마스크(34)를 형성한다. 여기서, 하드마스크(34)는 후속 반도체 기판(31)을 식각시 감광막의 마진을 확보하기 위한 것으로, 폴리실리콘으로 형성한다.
다음으로, 하드마스크(34)와 희생산화막(33)을 패터닝하여 리세스 에정지역을 오픈시킨다. 이를 위해, 도시되지는 않았지만 하드마스크(34) 상에 감광막을 형성하고, 노광 및 현상으로 패터닝한다. 패터닝된 감광막을 식각마스크로 하드마스 크(34)와 희생산화막(33)을 식각한다. 이어서, 감광막을 산소 플라즈마를 이용하여 제거한다.
도 2b에 도시된 바와 같이, 하드마스크(34)를 식각마스크로 반도체 기판(31)의 소정부분을 건식식각하여 제1리세스(35)를 형성한다.
이를 위해, HBr과 Cl2가스를 혼합하여 건식식각을 실시한다. 이때, 제1리세스(35)는 수직프로파일을 갖고 형성된다. 또한, 제1리세스(35)가 형성되는 시점에서 하드마스크(34)는 모두 소실된다.
도 2c에 도시된 바와 같이, 제1리세스(35)를 포함하는 반도체 기판(31) 상에 스텝커버리지가 나쁜 스페이서절연막(36)을 형성한다. 스텝커버리지가 나쁘다는 것은 반도체 기판(31) 상부에 형성된 두께가 제1리세스(35)의 측벽이나, 아래 바닥부분의 두께보다 더 크게 형성하는 것이다.
여기서, 스페이서절연막(36)은 후속 벌브 리세스 공정시 제1리세스(35)의 탑부분의 어택을 방지하기 위한 것으로, 바람직하게 스페이서절연막(36)을 산화막으로 하되 특히 스텝커버리지 조절이 용이한 USG 또는 TEOS막으로 형성한다.
도 2d에 도시된 바와 같이, 제1리세스(35) 바닥부의 스페이서절연막(36)을 건식식각하여 반도체 기판(31)이 오픈되도록 형성하되, 스페이서절연막(36)의 식각이 끝나는 시점에서 반도체 기판(31)이 소정깊이 추가식각 될 수 있다.
이를 위해, TCP 또는 ICP타입의 플라즈마 식각챔버에서 CF4, CHF3, Ar 및 O2 의 혼합가스로 실시하되, 5mT∼40mT의 압력, 300Ｗ∼800Ｗ의 탑파워, 20Ｗ∼200Ｗ 의 바텀파워로 실시한다.
여기서, 제1리세스(35) 바닥부의 스페이서절연막(36)을 제거하기 위해, 스페이서절연막(36)을 에치백하는데, 반도체 기판(31) 상에 스페이서절연막(36)의 두께가 제1리세스(35) 바닥부의 스페이서절연막(36)에 비해 두꺼우므로, 스페이서절연막(36)의 식각이 끝나는 시점에서 반도체 기판(31) 상에 형성된 스페이서절연막(36)은 잔류한다.
따라서, 제1리세스(35)의 측벽은 스페이서절연막(36)으로 인해 후속 제2리세스 공정시 보호되고, 스페이서절연막(36)이 제거된 제1리세스(35)의 바닥부분에 반도체 기판(31)만 식각된다.
도 2e에 도시된 바와 같이, 스페이서절연막(36)을 하드마스크로 제1리세스(35) 아래의 상기 반도체 기판(31)을 식각하여 제2리세스(37)를 형성한다.
이를 위해, 산화막질로 형성된 스페이서절연막(36)와 선택비가 높은 질산(HNO3)용액으로 등방성 습식식각을 실시한다.
도 2f에 도시된 바와 같이, 습식세정공정을 실시하여 스페이서절연막(36), 희생산화막(33)과 식각잔류물을 제거한다. 여기서, 습식세정공정은 HF 또는 BOE를 사용하여 실시할 수 있다.
이하, 제1리세스(35)와 제2리세스(37)로 이루어진 리세스를 '벌브 리세스(35, 37)'라고 한다.
이어서, 벌브 리세스(35, 37)를 포함한 반도체 기판(31) 상에 게이트절연막 (38)을 형성한다.
이어서, 게이트절연막(38) 상에 벌브 리세스(35, 37)에 일부가 매립되고, 나머지는 반도체 기판(31)의 상부로 노출된 게이트패턴(39)을 형성한다. 여기서, 게이트패턴(39)은 폴리실리콘막(39a), 게이트전극(39b)과 게이트하드마스크(39c)가 순차적으로 적층된 구조를 갖는다.
[실시예2]
도 3a 내지 도 3f는 본 발명의 바람직한 제2실시예에 따른 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(51)에 STI공정을 통해 소자분리막(52)을 형성한다. 여기서, 소자분리막(52)은 활성영역을 정의하기 위한 것으로, 적어도 후속 리세스 게이트의 깊이보다 깊게 형성한다.
이를 위해, 반도체 기판(51)의 소정영역을 식각하여 트렌치를 형성하낟. 사기 트렌치에 절연막을 매립하고, 화학적기계적연마(Chemical Mechanical Polishing;CMP)로 분리하여 형성한다.
이어서, 소자분리막(52) 상에 희생산화막(53)을 형성한다. 이때, 희생산화막(53)은 소자분리막 공정시 사용된 패드산화막일 수 있다.
다음으로, 희생산화막(53) 상에 하드마스크(54)를 형성한다. 여기서, 하드마스크(54)는 후속 반도체 기판(51)을 식각시 감광막의 마진을 확보하기 위한 것으로, 폴리실리콘으로 형성한다.
다음으로, 하드마스크(54)와 희생산화막(53)을 패터닝하여 리세스 에정지역 을 오픈시킨다. 이를 위해, 도시되지는 않았지만 하드마스크(54) 상에 감광막을 형성하고, 노광 및 현상으로 패터닝한다. 패터닝된 감광막을 식각마스크로 하드마스크(54)와 희생산화막(53)을 식각한다. 이어서, 감광막을 산소 플라즈마를 이용하여 제거한다.
도 3b에 도시된 바와 같이, 하드마스크(54)를 식각마스크로 반도체 기판(51)의 소정부분을 건식식각하여 제1리세스(55)를 형성한다.
이때, 제1리세스(55)는 수직프로파일을 갖고 형성된다. 또한, 제1리세스(55)가 형성되는 시점에서 하드마스크(54)는 모두 소실된다.
도 3c에 도시된 바와 같이, 제1리세스(55)를 포함하는 반도체 기판(51) 상에 스페이서절연막(56)을 형성한다.
여기서, 스페이서절연막(56)은 후속 벌브 리세스 공정시 제1리세스(55)의 탑부분 및 제1리세스(55)의 측벽 어택을 방지하기 위한 것으로, 40Å∼80Å의 두께로 형성한다.
이를 위해, 퍼니스에서 800℃∼900℃의 온도로 O2를 불어 넣어 형성하는데, 스페이서절연막(56)이 40Å∼80Å의 두께가 되도록 형성한다. 이때, 제1리세스(55)를 포함한 전면에 균일한 두께의 스페이서절연막(56)이 형성된다.
도 3d에 도시된 바와 같이, 제1리세스(55) 아래의 반도체 기판(51)을 식각하여 제2리세스(57)를 형성한다.
여기서, 제2리세스(57)의 형성을 위해, HBr과 Cl2가 혼합된 플라즈마를 사용 하여 식각한다. 이때, 제2리세스(57)는 측벽이 수직모양의 프로파일을 갖는다.
즉, 스페이서절연막(56)으로 인해 제1리세스(55)의 측벽은 식각이 되지 않으면서, 제1리세스 아래의 반도체 기판(51)만 식각이 진행되어 스페이서절연막(56)이 형성된 부분과 안된 부분으로 나뉘게 된다.
제2리세스(57)가 형성되는 시점에서, 스페이서절연막(56)은 제1리세스(55)의 측벽에만 잔류한다(56a).
이하, 제1리세스(55)의 측벽에 잔류하는 스페이서절연막(56)을 '스페이서절연막(56a)'라고 한다.
도 3e에 도시된 바와 같이, 제2리세스(57)를 등방성 식각하여 제1리세스(55)보다 폭이 크고 라운드 형태의 식각모양으로 바꾼다(57a).
이를 위해, 산화막질로 형성된 스페이서절연막(56a)와 선택비가 높은 질산(HNO3)용액과 HF를 혼합하여 등방성 습식식각을 실시하되, HNO3/HF의 비율을 200:1로 혼합하여 습식식각한다.
즉, 제1리세스(55)의 측벽은 스페이서절연막(56a)이 질산에 대한 높은 선택비를 가짐으로 보호되고, 제2리세스(57)는 질산과 HF에 의해 습식식각이 진행되어 제1리세스(55)보다 폭이 크고 라운드진 모양으로 바뀐다.
이하, 제2리세스(57)를 '제2리세스(57a)'라고 한다.
도 3f에 도시된 바와 같이, 습식세정공정을 실시하여 스페이서절연막(56a), 희생산화막(53)과 식각잔류물을 제거한다. 여기서, 습식세정공정은 HF 또는 BOE를 사용하여 실시할 수 있다.
이하, 제1리세스(55)와 제2리세스(57a)로 이루어진 리세스를 '벌브 리세스(55, 57a)'라고 한다.
이어서, 벌브 리세스(55, 57a)를 포함한 반도체 기판(51) 상에 게이트절연막(58)을 형성한다.
이어서, 게이트절연막(58) 상에 벌브 리세스(55, 57a)에 일부가 매립되고, 나머지는 반도체 기판(51)의 상부로 노출된 게이트패턴(59)을 형성한다. 여기서, 게이트패턴(59)은 폴리실리콘막(59a), 게이트전극(59b)과 게이트하드마스크(59c)가 순차적으로 적층된 구조를 갖는다.
상기한 본 발명은, 스페이서절연막을 증착 또는 산화공정을 통한 산화막으로 형성하여 리세스의 탑부분 및 측벽을 보호하면서, 리세스의 바닥부를 질산 또는 질산과 불산의 혼합용액을 이용한 등방성 습식식각하여 건식식각으로 형성하기 힘든 둥근 프로파일을 쉽게 형성함으로써, 채널길이를 증가시키고 채널특성을 좋게하는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법은 건식식각으로는 얻기 힘든 둥근 프로파일을 쉽게 형성함으로써, 채널길이를 증가시키고 채널특성을 좋게하고, 문턱전압을 높여 항복전압특성이 좋아지며, 리프레시 특성이 향상되는 효과가 있다.

Claims (19)

  1. 반도체 기판 상에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각마스크로 상기 반도체 기판을 소정 식각하여 제1리세스를 형성하는 단계;
    상기 제1리세스를 포함한 전면에 스페이서절연막을 형성하는 단계;
    상기 제1리세스 바닥부의 스페이서절연막을 제거하는 단계;
    상기 제1리세스 아래의 반도체 기판을 등방성습식식각하여 제1리세스보다 폭이 크고 라운드진 형태의 제2리세스를 형성하는 단계;
    상기 스페이서절연막을 제거하는 단계; 및
    상기 제1리세스와 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 습식식각은,
    질산(HNO3)으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 습식식각은,
    질산과 불산을 혼합하여 실시하되, 질산/불산의 비율을 200:1로 혼합하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 스페이서절연막은,
    상기 반도체 기판 상부에 두께가 상기 제1리세스의 측벽과 바닥부의 두께보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 스페이서절연막은,
    산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 산화막은 USG 또는 TEOS로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 스페이서절연막은,
    상기 제1리세스를 포함한 전면에 균일한 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 스페이서절연막은,
    퍼니스에서 800℃∼900℃의 온도에서 산화공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 스페이서절연막은,
    40Å∼80Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 스페이서절연막을 제거하는 단계는,
    습식 세정공정을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제10항에 있어서,
    상기 습식 세정공정은 HF 또는 BOE로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제1항에 있어서,
    상기 제1리세스는 400Å∼500Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제12항에 있어서,
    상기 제1리세스는,
    건식식각으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제13항에 있어서,
    상기 건식식각은,
    HBr 및 Cl2가스를 혼합하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제1항에 있어서,
    제1리세스 바닥부의 스페이서절연막을 제거하는 단계는,
    건식식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 건식식각은,
    HBr 및 Cl2가스를 혼합하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 건식식각은,
    TCP 또는 ICP 플라즈마 장치에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법
  18. 제17항에 있어서,
    상기 건식식각은,
    CF4/CHF3/Ar/O2의 혼합가스로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제18항에 있어서,
    상기 건식식각은,
    5mT∼40mT의 압력, 300Ｗ∼800Ｗ의 탑파워, 20Ｗ∼200Ｗ의 바텀파워를 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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