KR101073131B1 - 리세스 게이트를 구비하는 반도체 장치 제조방법 - Google Patents
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Abstract
본 발명은 리세스 게이트를 구비하는 반도체 장치에서 랜딩플러그와 게이트 사이에 쇼트성 불량이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은, 소자분리막에 의해 활성영역이 정의된 기판을 선택적으로 식각하여 상기 기판에 리세스패턴을 형성하는 단계; 상기 리세스패턴은 매립하고 상기 기판 상부면을 덮도록 게이트도전막을 형성하는 단계; 상기 게이트도전막을 선택적으로 식각하여 게이트전극을 형성함과 동시에 상기 게이트전극 측벽과 상기 리세스패턴 측벽 사이에 갭을 형성하는 단계; 상기 갭을 매립하고 상기 게이트를 포함하는 구조물 표면을 따라 식각정지막을 형성하는 단계; 상기 식각정지막 상에 상기 게이트전극 사이를 매립하는 층간절연막을 형성하는 단계; 상기 층간절연막 및 상기 식각정지막을 선택적으로 식각하여 상기 기판 상부면을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함하는 구조물 표면을 세정하는 단계 및 상기 콘택홀에 도전물질을 매립하여 플러그를 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 세정공정시 콘택홀 아래 소자분리막이 손실되더라도, 갭에 매립된 식각정지막에 의해 플러그와 게이트 사이에 쇼트성 불량이 발생하는 것을 방지할 수 있는 효과가 있다.
리세스게이트, 쇼트, 랜딩플러그
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 리세스 게이트를 갖는 반도체 장치에서 랜딩플러그(landing plug)와 게이트(Gate) 사이에 쇼트(short)성 불량이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 채널면적은 점점 작아지고, 불순물영역의 도핑농도는 점점 증가하고 있다. 이로 인해 기존의 플라나 게이트(Planar Gate, PG)로는 더 이상 고집적화된 반도체 장치가 요구하는 특성을 확보하기 어려울 실정이다.
따라서, 최근 고집적화된 반도체 장치가 요구하는 특성을 확보하기 위하여 리세스 게이트(Recess Gate, RG)를 도입 및 적용하고 있다. 리세스 게이트는 게이트 아래 기판을 리세스(Recess)하여 채널을 3차원으로 형성함으로써, 채널면적을 증가시키고, 불순물영역의 도핑농도를 감소시킬 수 있는 장점이 있다.
도 1a 내지 도 1c는 종래기술에 따른 리세스 게이트를 구비하는 반도체 장치의 제조방법을 도시한 공정단면도이고, 도 2는 종래기술에 따른 문제점을 나타낸 이미지이다.
도 1a에 도시된 바와 같이, 소자분리막(12)에 의해 활성영역(13)이 정의된 기판(11)을 선택적으로 식각하여 소자분리막(12)과 활성영역(13)을 동시에 가로지르는 라인타입(line type)의 리세스패턴(14)을 형성한다.
다음으로, 리세스패턴(14)을 매립하고 일부가 기판(11)위로 돌출된 게이트(17)를 형성한다. 이때, 게이트(17)는 게이트절연막(미도시), 게이트전극(15) 및 게이트하드마스크막(16)이 순차적으로 적층된 적층구조물이다.
다음으로, 게이트(17)를 포함하는 구조물 표면을 따라 식각정지막(18)을 형성한 후, 식각정지막(18) 상에 게이트(17) 사이를 매립하는 층간절연막(19)을 형성한다.
도 1b에 도시된 바와 같이, 층간절연막(19) 및 식각정지막(18)을 선택적으로 식각하여 랜딩플러그를 위한 콘택홀(20)을 형성함과 동시에 게이트(18) 양측벽에 게이트스페이서막(18A)을 형성한다.
다음으로, 공정간 발생된 부산물(by product) 및 잔류물(residue)을 제거하기 위하여 불산(HF)을 포함하는 용액을 사용하여 세정공정을 실시한다.
도 1c에 도시된 바와 같이, 콘택홀(20)에 도전물질 예컨대, 폴리실리콘을 매립하여 랜딩플러그(21)를 형성한다.
하지만, 상술한 종래기술에서는 소자분리막(12)을 산화막으로 형성하는데, 랜딩플러그(21)를 형성하기 이전에 실시하는 세정공정시 불산을 포함하는 용액을 사용하기 때문에 도 1b의 'A'와 같이 소자분리막(12)이 손실되어 게이트전극(15)이 노출되는 문제점이 발생한다. 이로 인해, 랜딩플러그(21) 형성공정시 소자분리막(12)이 손실된 영역(도 1b의 'A')에도 도전물질이 매립되면서 도 1c의 'B' 및 도 2의 'B'와 같이 게이트(17)와 랜딩플러그(21) 사이에 쇼트성 불량이 발생하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리세스 게이트를 구비하는 반도체 장치에서 랜딩플러그와 게이트 사이에 쇼트성 불량이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 소자분리막에 의해 활성영역이 정의된 기판을 선택적으로 식각하여 상기 기판에 리세스패턴을 형성하는 단계; 상기 리세스패턴은 매립하고 상기 기판 상부면을 덮도록 게이트도전막을 형성하는 단계; 상기 게이트도전막을 선택적으로 식각하여 게이트전극을 형성함과 동시에 상기 게이트전극 측벽과 상기 리세스패턴 측벽 사이에 갭을 형성하는 단계; 상기 갭을 매립하고 상기 게이트를 포함하는 구조물 표면을 따라 식각정지막을 형성하는 단계; 상기 식각정지막 상에 상기 게이트전극 사이를 매립하는 층간절연막을 형성하는 단계; 상기 층간절연막 및 상기 식각정지막을 선택적으로 식각하여 상기 기판 상부면을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함하는 구조물 표면을 세정하는 단계 및 상기 콘택홀에 도전물질을 매립하여 플러그를 형성하는 단계를 포함한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 게이트전극 측벽과 리세스패턴 측벽 사이에 갭을 형성하고, 상기 갭에 식각정지막을 매립함으로써, 세정공정시 콘택홀 아래 소자분리막이 손실되더라도 게이트전극이 노출되는 것을 방지할 수 있는 효과가 있다. 이를 통해, 콘택홀을 형성하는 과정에서 세정공정시 소자분리막이 손실된 영역에 도전물질이 매립되더라도 게이트전극과 플러그 사이에 쇼트성 불량이 발생하는 것을 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 리세스 게이트(Recess Gate, RG)를 구비하는 반도체 장치에서 게이트와 랜딩플러그 사이에 쇼트성 불량이 발생하는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공한다. 이를 위해 본 발명은 게이트전극 측벽과 리세스패턴 측벽 사이에 갭을 형성하고, 상기 갭을 식각정지막(질화막)으로 매립하는 것을 기술적 원리로 한다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 리세스 게이트를 구비하는 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(31)상에 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽(etch barrier)으로 기판(31)을 식각하여 소자분리를 위한 트렌치를 형성한 후, 트렌치에 절연물질을 매립하여 소자분리막(32)을 형성한다. 소자분리막(32)은 산화막으로 형성할 수 있으며, 산화막으로는 스핀온절연막(Spin On Dielectric, SOD)을 사용할 수 있다.
여기서, 소자분리막(32)이 형성된 영역을 소자분리영역이라하며, 소자분리막(32)이 형성되지 않은 영역을 활성영역(33)이라 정의한다.
다음으로, 소자분리막(32)과 활성영역(33)을 구비하는 기판(31)상에 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽으로 기판(31)을 식각하여 소자분리막(32)과 활성영역(33)을 동시에 가로지르는 라인타입(line type)의 리세스패턴(34)을 형성한다. 이때, 리세스패턴(34)은 활성영역(33)에 형성된 제1리세스패턴(34A)과 소자분리막(32)에 형성된 제2리세스패턴(34B)을 포함할 수 있으며, 제1리세스패턴(34A)의 선폭(W1)과 제2리세스패턴(34B)의 선폭(W2)는 서로 동일하다(W1 = W2).
리세스패턴(34)은 사각형, 다각형, 벌브형(bulb type) 및 새들핀형(saddle fin type)으로 이루어진 그룹으로부터 선택된 어느 한 형태로 형성할 수 있다. 이때, 벌브형은 상부영역보다 하부영역의 선폭이 더 큰 형태의 리세스패턴(34)을 의미하며, 통상적으로 하부영역은 구형으로 형성한다. 새들핀형은 활성영역의 하부에 핀형 돌기가 형성된 형태의 리세스패턴(34)을 의미하며, 기판(31) 상부면을 기준으로 제2리세스패턴(34B)의 깊이를 제1리세스패턴(34A)보다 깊게 형성하면 새들핀형 리세스패턴(34)을 제조할 수 있다.
다음으로, 소자분리막(32) 및 리세스패턴(34)을 형성하는 과정에서 발생된 부산물(by product) 및 잔류물(residue)을 제거하기 위한 세정공정을 실시한다. 이때, 세정공정은 불산(HF)을 포함하는 용액을 사용하여 실시할 수 있다.
여기서, 소자분리막(32)을 산화막으로 형성하고, 불산을 포함하는 용액을 사용하여 세정공정을 진행하기 때문에 공정간 소자분리막(32)이 일부 손실되면서 소자분리막(32)에 형성된 제2리세스패턴(34B)의 선폭(W2 -> W3, W3 > W2)이 증가하게 된다. 즉, 세정공정이 완료된 시점에서 제1리세스패턴(34A)의 선폭(W1)보다 제2리세스패턴(34B)의 선폭(W3)이 더 클 수 있다(W3 > W1).
도 3b에 도시된 바와 같이, 리세스패턴(34)을 포함하는 구조물 전면에 게이트절연막(미도시)을 형성한다. 게이트절연막은 산화막으로 형성할 수 있으며, 산화막으로는 실리콘산화막(SiO2)을 사용할 수 있다.
다음으로, 게이트절연막(미도시) 상에 리세스패턴(34)을 매립하고 일부가 기판(31) 상부면을 덮는 게이트도전막(35)을 형성한다. 게이트도전막(35)은 실리콘막 또는 금속성막으로 형성하거나, 또는 실리콘막과 금속성막이 적층된 적층막으로 형성할 수 있다. 실리콘막으로는 폴리실리콘막(poly Si), 실리콘게르마늄막(SiGe)등을 사용할 수 있고, 금속성막으로는 텅스텐(W), 티타늄(Ti), 티타늄질화막(TiN), 텅스텐실리사이드(WSi) 등을 사용할 수 있다.
다음으로, 게이트도전막(35) 상에 게이트하드마스크막(36)을 형성한다. 게이트하드마스크막(36)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그 룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트하드마스크막(36) 상에 감광막패턴(미도시)을 형성한 후, 감광막패턴을 식각장벽으로 게이트하드마스크막(36)을 식각한다. 이하 식각된 게이트하드마스크막(36)의 도면부호를 '36A'로 변경하여 표기한다.
여기서, 식각된 게이트하드마스크막(36A)의 선폭(W5)은 리세스패턴(34)의 선폭과 동일하거나 또는 더 크게 형성할 수 있다. 구체적으로, 게이트하드마스크막(36A)의 선폭(W5)은 제2리세스패턴(34B)의 선폭(W3)과 동일하거나 또는 더 크게 형성하는 것이 바람직하다.
다음으로, 식각된 게이트하드마스크막(36A)을 식각장벽으로 게이트도전막(35)을 식각하여 게이트전극(35A)을 형성한다. 이때, 본 발명은 게이트전극(35A)의 선폭(W4)이 제1리세스패턴(34A)의 선폭(W1)과 동일하거나 또는 더 크게 형성하고(W4 ≥ W1), 제2리세스패턴(34B)의 선폭(W3)보다는 작게 형성하는 것을 특징으로 한다(W4 < W3). 즉, 제2리세스패턴(34B)을 일부 매립하도록 게이트전극(35A)을 형성하여 게이트전극(35A) 측벽과 제2리세스패턴(34B) 측벽 사이에 갭(gap, 38)을 형성하는 것을 특징으로 한다.
또한, 게이트전극(35A)의 선폭(W4)은 게이트하드마스크막(36A)의 선폭(W5)보다 작게 형성되기 때문에 게이트전극(35A)의 측벽은 게이트하드마스크막(36A)의 측벽 대비 내측 방향으로 리세스된 구조를 갖는다.
예를 들어, 게이트도전막(35)을 폴리실리콘막으로 형성한 경우에 상술한 구조를 갖는 게이트전극(35A)은 다음과 같은 방법을 사용하여 형성할 수 있다.
먼저, 식각가스로 염소가스(Cl2)와 브롬화수소(HBr)가 혼합된 혼합가스(Cl2/HBr)를 ICP(Inductively Coupled Plasma) 또는 ECR(Electron Cyclotron Resonance)와 같은 고밀도 플라즈마 식각챔버에 공급하면서 식각챔버에 낮은 바이어스 파워(bias power) 예컨대, 1W ~ 40W 범위의 바이어스 파워를 인가하여 식각공정을 진행하면 상술한 구조를 갖는 게이트전극(35A)을 형성할 수 있다.
상술한 공정과정을 통해 게이트절연막(미도시), 게이트전극(35A) 및 게이트하드마스크막(36A)이 순차적으로 적층되고, 게이트하드마스크막(36A) 측벽 대비 내측방향으로 측벽이 리세스된 형태의 게이트전극(35A)을 구비하는 게이트(37)를 형성할 수 있다.
도 3c에 도시된 바와 같이, 갭(38)을 매립하고 게이트(37)를 포함하는 구조물 표면을 따라 일정한 두께를 갖도록 식각정지막(39)을 형성한다. 이때, 식각정지막(39)은 질화막으로 형성할 수 있으며, 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다.
식각정지막(39)은 후속 공정을 통해 게이트스페이서막으로 작용함과 동시에 후속 층간절연막 형성공정시 층간절연막에 함유된 불순물이 기판(31) 또는 게이트(37)로 침투하는 것을 방지하는 역할을 수행한다. 또한, 갭(38)을 매립하는 식각정지막(39)은 후속 공정을 통해 형성될 랜딩플러그와 게이트(37) 사이에 쇼트성 불량이 발생하는 것을 방지하는 역할을 수행한다.
한편, 통상적으로 식각정지막(39)을 형성한 후에 식각정지막(39) 상에 층간 절연막을 형성한다. 하지만, 본 발명은 내측방향으로 측벽이 리세스된 형태를 갖는 게이트전극(35A)으로 인해 식각정지막(39)을 형성한 후에 층간절연막을 형성할 경우, 층간절연막 내 보이드(Void)와 같은 결함이 발생할 우려가 있다. 구체적으로, 내측방향으로 측벽이 리세스된 형태를 갖는 게이트전극(35A)으로 인해 게이트하드마스크막(36A) 양측 가장자리와 기판(31) 사이에 홈(C)이 형성되기 때문이다. 이러한 홈(C)으로 인해 층간절연막내 보이드와 같은 결함이 발생할 경우, 후속 랜딩플러그를 위한 콘택홀을 형성하기 위한 식각공정시 기판(31)이 과도손실되거나, 콘택홀이 균일하게 형성되지 않는 문제점이 발생한다.
따라서, 홈(C)으로 인해 층간절연막내 결함이 발생하는 것을 방지하기 위해 층간절연막을 형성하기 이전에 식각정지막(39)의 표면을 따라 희생막(40)을 증착한다. 이때, 희생막(40)은 식각정지막(39) 표면을 따라 형성하되, 홈(C)을 충분히 매립할 수 있도록 단차피복성(step coverage)이 우수한 산화막으로 형성하는 것이 바람직하다. 예컨대, 단차피복성이 우수한 산화막으로는 TEOS(Tetra Ethyle Ortho Silicate)를 사용할 수 있다.
도 3d에 도시된 바와 같이, 희생막(40)을 선택적으로 식각하여 홈(C) 내부에만 희생막(40)을 잔류시킨다. 이하, 식각된 또는 홈(C) 내부에 잔류하는 희생막(40)의 도면부호를 '40A'로 변경하여 표기한다.
이하, 홈(C) 내부에 희생막(40A)를 잔류시키기 위한 식각공정을 자세히 설명하면 다음과 같다. 여기서, 희생막(40A)은 TEOS 즉, 실리콘산화물(SiO2)인 경우를 예시하여 설명한다.
먼저, 챔버에 질소(N), 수소(H) 및 불소(F)를 포함하는 가스를 주입하면서 챔버 내부를 저온 예컨대, 1℃ ~ 50℃ 범위의 온도 및 50mTorr ~ 100mTorr 범위의 압력을 갖도록 조절하면, 희생막(40A)을 구성하는 실리콘산화물이 질소, 수소 및 불소를 포함하는 가스와 반응하여 아래 화학식1의 반응 메커니즘에 따라 희생막(40A)이 휘발성부산물(volatile by product)로 치환된다. 이때, 질소, 수소 및 불소를 포함하는 가스로는 암모니아(NH3)가스와 불산(HF)가스가 혼합된 혼합가스를 사용할 수 있다.
SiF4 + 2NH3 + 2HF → (NH4)2SiF6
여기서, 실리콘산화물과 질소, 수소 및 불소를 포함하는 가스가 반응하여 생성된 휘발성부산물은 (NH4)2SiF6 이다. 이때, 상술한 치환반응을 낮은 온도(예컨대, 1℃ ~ 50℃ 범위)와 낮은 압력(50mTorr ~ 100mTorr 범위)에서 진행하기 때문에 종횡비가 큰 게이트(37) 하부영역보다 종횡비가 작은 게이트(37)의 상부영역에서 치환반응이 보다 활발하게 일어나게 된다. 따라서, 종횡비가 큰 게이트(37) 하부영역의 홈(C)에 매립된 희생막(40A)은 휘발성부산물로 치환되지 않고 실리콘산화물 상 태를 유지하게 된다.
이어서, 휘발성부산물을 제거하기 위한 열처리공정을 실시한다. 이때, 열처리공정은 치환반응과 동일 챔버에서 인시튜(in-situ)로 진행할 수 있으며, 질소분위기에서 실시할 수 있다. 또한, 열처리공정은 치환반응보다 높은 온도와 높은 압력하에서 실시할 수 있다. 구체적으로, 챔버에 질소가스(N2)를 주입하면서 챔버 내부를 500mTorr ~ 1000mTorr 범위의 압력하에서 100℃ ~ 300℃ 범위의 온도로 가열하면, 질소가스를 캐리어(carrier)가스로 하여 휘발성부산물을 챔버 외부로 배기시킬 수 있다.
결과적으로, 희생막(40A)을 선택적으로 식각하여 홈(C) 내부에만 희생막(40A)이 잔류시킬 수 있다.
한편, 홈(C) 내부에 희생막(40A)을 잔류시키기 위해 전면식각공정 예컨대, 에치백(etchback)공정을 사용할 수도 있다. 하지만, 전면식각공정을 사용할 경우, 게이트(37) 및 기판(31) 상에 형성된 식각정지막(39)이 손상(또는 손실)될 우려가 있다.
도 3e에 도시된 바와 같이, 식각정지막(39) 상에 게이트(37) 사이를 매립하는 층간절연막(41)을 형성한다. 이때, 층간절연막(41)은 산화막으로 형성할 수 있으며, 산화막으로는 갭필특성이 우수한 BPSG(Boron Phosphorus Silicate Glass)를 사용할 수 있다.
여기서, 홈(C)에는 희생막(40A)이 매립되어 있기 때문에 층간절연막(41)을 형성하는 과정에서 층간절연막(41) 내 보이드와 같은 결함이 발생하는 것을 방지할 수 있다.
다음으로, 층간절연막(41) 및 식각정지막(39)을 선택적으로 식각하여 기판(31) 상부면을 노출시키는 콘택홀(42)을 형성함과 동시에 게이트(37) 양측벽에 식각정지막(39)을 잔류시킨다. 이하, 식각된 식각정지막(39)의 도면부호를 '39A'로 변경하여 표기한다.
여기서, 콘택홀(42)은 후속 공정을 통해 스토리지노드콘택플러그 또는 비트라인과 연결될 랜딩플러그를 위한 것이며, 게이트(37) 양측벽에 잔류하는 식각정지막(39A)은 게이트스페이서막으로 작용한다.
다음으로, 세정공정을 실시하여 공정간 생성된 부산물 및 콘택홀(42)을 포함하는 구조물 전면에 잔류하는 잔류물을 제거한다. 이때, 세정공정은 불산(HF)을 포함하는 용액을 사용하여 실시할 수 있다. 불산을 포함하는 용액으로는 BOE(Buffered Oxide Etchant) 또는 불산용액을 사용할 수 있다.
여기서, 소자분리막(32)을 산화막으로 형성하고, 세정공정시 산화막 식각용액인 불산을 포함하는 용액을 사용하기 때문에 콘택홀(42) 아래 소자분리막(32)이 손실될 수 있다. 하지만, 본 발명은 세정공정간 소자분리막(32)이 일부 손실되더라도, 갭(38)에 매립된 식각정지막(39A)이 장벽층으로 작용하여 게이트전극(35A)의 측벽이 노출되는 것을 방지할 수 있다.
도 3f에 도시된 바와 같이, 콘택홀(42)에 도전물질 예컨대, 폴리실리콘막을 매립하여 플러그(43)를 형성한다. 이때, 플러그(43)를 통상적으로 랜딩플러그라고 지칭한다.
여기서, 세정공정시 소자분리막(32)이 일부 손실되더라도 갭(38)에 매립된 식각정지막(39A)이 장벽층으로 작용하여 게이트전극(35A)이 노출되는 것을 방지하기 때문에, 플러그(43)를 형성하는 과정에서 소자분리막(32)이 손실된 영역에 도전물질이 매립되더라도 플러그(43)와 게이트(37) 사이에 쇼트성 불량이 발생하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 리세스 게이트를 구비하는 반도체 장치의 제조방법을 도시한 공정단면도.
도 2는 종래기술에 따른 문제점을 나타낸 이미지.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 리세스 게이트를 구비하는 반도체 장치 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
31 : 기판 32 : 소자분리막
33 : 활성영역 34 : 리세스패턴
35 : 게이트도전막 35A : 게이트전극
36, 36A : 게이트하드마스크막 37 : 게이트
38 : 갭 39, 39A : 식각정지막
40, 40A : 희생막 41 : 층간절연막
42 : 콘택홀 43 : (랜딩)플러그
Claims (17)
- 소자분리막에 의해 활성영역이 정의된 기판을 선택적으로 식각하여 상기 소자분리막과 상기 활성영역을 동시에 가로지르는 리세스패턴을 형성하는 단계;상기 리세스패턴을 매립하고 상기 기판 상부면을 덮도록 게이트도전막을 형성하는 단계;상기 게이트도전막을 선택적으로 식각하여 게이트전극을 형성함과 동시에 상기 게이트전극 측벽과 상기 리세스패턴 측벽 사이에 갭을 형성하는 단계;상기 게이트전극을 포함하는 구조물 표면을 따라 상기 갭을 매립하는 식각정지막을 형성하는 단계;상기 식각정지막 상에 층간절연막을 형성하는 단계;상기 층간절연막 및 상기 식각정지막을 선택적으로 식각하여 상기 게이트전극 사이의 기판을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀을 포함하는 구조물 표면을 세정하는 단계; 및상기 콘택홀에 도전물질을 매립하여 플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제2항에 있어서,상기 제2리세스패턴의 선폭은 상기 제1리세스패턴의 선폭보다 큰 반도체 장치 제조방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제3항에 있어서,상기 게이트전극의 선폭은 상기 제1리세스패턴의 선폭과 동일하거나, 또는 더 크게 형성하고, 상기 제2리세스패턴의 선폭보다는 작게 형성하는 반도체장치 제조방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 소자분리막은 산화막을 포함하고, 상기 식각정지막은 질화막을 포함하는 반도체 장치 제조방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제5항에 있어서,상기 세정하는 단계는,불산(HF)을 포함하는 용액을 사용하여 실시하는 반도체 장치 제조방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 게이트전극을 형성하는 단계는,게이트하드마스크막을 식각장벽으로 상기 게이트도전막을 식각하되, 상기 게이트전극의 측벽이 상기 게이트하드마스크막 측벽 대비 내측방향으로 리세스하는 반도체 장치 제조방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서,상기 게이트하드마스크막의 선폭은 상기 리세스패턴의 선폭과 동일하거나, 또는 더 크게 형성하는 반도체 장치 제조방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제1항 또는 제7항에 있어서,상기 게이트전극을 형성하는 단계는,
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서,상기 층간절연막을 형성하기 이전에,상기 식각정지막 표면을 따라 희생막을 형성하는 단계; 및리세스된 상기 게이트전극 측벽에 상기 희생막이 잔류하도록 상기 희생막을 선택적으로 식각하는 단계를 더 포함하는 반도체 장치 제조방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제10항에 있어서,상기 희생막은 실리콘산화막(SiO2)을 포함하는 반도체 장치 제조방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서,상기 희생막을 선택적으로 식각하는 단계는,질소(N), 수소(H) 및 불소(F)를 포함하는 가스와 상기 희생막을 반응시켜 상기 희생막을 휘발성부산물로 치환시키는 단계; 및열처리를 실시하여 상기 휘발성부산물을 제거하는 단계
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,상기 질소, 수소 및 불소를 포함하는 가스는,암모니아(NH3)가스와 불산(HF)가스가 혼합된 혼합가스를 포함하는 반도체 장치 제조방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,상기 희생막을 휘발성부산물로 치환시키는 단계는 상기 열처리보다 낮은 온도와 낮은 압력하에서 실시하는 반도체 장치 제조방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제14항에 있어서,상기 희생막을 휘발성부산물로 치환시키는 단계는,1℃ ~ 50℃ 범위의 온도와 50mTorr ~ 100mTorr 범위의 압력하에서 실시하는 반도체 장치 제조방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제14항에 있어서,상기 열처리는,100℃ ~ 300℃ 범위의 온도와 500mTorr ~ 1000mTorr 범위의 압력하에서 실시하는 반도체 장치 제조방법.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,상기 열처리는 질소분위기에서 실시하는 반도체 장치 제조방법.
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