KR20100026326A - 넥프리 수직게이트를 구비한 반도체장치 제조 방법 - Google Patents

넥프리 수직게이트를 구비한 반도체장치 제조 방법 Download PDF

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Abstract

본 발명은 넥프리 수직게이트 공정시 활성필라 상부측벽의 라이너막과 게이트도전막을 깨끗하게 제거할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명은 기판 상에 활성필라를 형성하는 단계; 상기 활성필라 사이의 기판 내에 매립형 비트라인을 형성하는 단계; 상기 활성필라의 측벽을 에워싸는 예비 게이트도전막을 형성하는 단계; 상기 기판의 전면에 라이너막을 형성하는 단계; 상기 라이너막과 예비 게이트도전막을 일부 식각하여 상기 활성필라의 상부측벽을 노출시키는 수직게이트를 형성하는 단계; 상기 활성필라 사이의 기판을 식각하여 상기 매립형비트라인을 분리시키는 트렌치를 형성하는 단계; 및 상기 트렌치를 갭필하는 층간절연막을 형성하는 단계를 포함하고, 상술한 본 발명은 매립형비트라인을 분리시키기 위한 트렌치 및 층간절연막공정전에 넥프리 구조의 활성필라를 에워싸는 일자형 수직게이트를 형성하고, 스핀온절연막을 형성한 후에 예비게이트도전막과 라이너막을 식각하므로써 활성필라의 상부측벽을 일정하게 노출시키면서도 예비게이트도전막과 라이너막을 깨끗하게 식각할 수 있는 효과가 있다.
수직게이트, 넥프리, 매립형비트라인, 라이너막, 에치백

Description

넥프리 수직게이트를 구비한 반도체장치 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE WITH NECK FREE VERTICAL GATE}
본 발명은 반도체장치 및 그 제조 방법에 관한 것으로, 넥프리 수직게이트를 구비한 반도체장치 제조 방법에 관한 것이다.
반도체장치의 디자인룰이 점점 작아짐에 따라 40nm 급 이하의 반도체장치 제조에 있어서는 많은 어려움이 있다. 이를 극복하기 위하여 수평형 게이트(Planar gate)가 아닌 수직형 게이트(Vertical gate) 형성에 대한 연구가 이루어지고 있다.
수직형 게이트를 구비한 반도체장치는 기판을 가공하여 넥필라(Neck pillar)와 탑필라(Top pillar)로 이루어진 활성필라(Active pillar)를 형성한 후, 게이트절연막을 성장시키고 게이트 전극을 형성한다. 게이트전극이 활성 필라의 넥필라 외벽을 감싸는 구조가 되므로 활성 필라의 상단부와 하단부 사이에 수직방향의 채널이 형성된다.
위와 같이 활성필라가 넥필라와 탑필라로 구분되어 있는 경우에는 탑필라간 간격으로 인해 고집적화에 한계가 있으며, 특히나 넥필라가 지지력이 약해 활성필라가 무너지는(Collapse) 문제가 발생하고 있다.
따라서, 활성필라간 간격도 확보하고 패턴무너짐도 방지할 수 있는 넥프리 수직 게이트(Neck free vertical gate)가 제안되었다. 넥프리 수직게이트란 넥필라가 없는 일자형 활성필라의 주위를 에워싸는 게이트 구조를 일컫는다.
도 1a 및 도 1b는 종래기술에 따른 넥프리 수직게이트를 구비한 반도체장치 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 하드마스크막(13)을 식각장벽으로 하여 기판(11)을 식각하여 일자형 활성필라(12)를 형성한다. 이어서, 활성필라(12) 사이의 기판(11) 내에 이온주입을 진행하여 매립형비트라인(Buried Bitline, 14)을 형성한다.
이어서, 활성필라(12) 및 기판(11)의 표면에 게이트절연막(15)을 형성한 후, 게이트절연막(15) 상에서 활성필라(12)의 측벽을 에워싸는 예비 게이트도전막(16)을 형성한다.
이어서, 예비게이트도전막(16)을 포함한 전면에 라이너막(Liner layer, 17)을 형성한다.
이어서, 매립형비트라인(14)을 분리시키는 트렌치(18)를 형성한 후, 층간절연막(19)을 증착한다. 이어서, 활성필라(12)의 일정 높이까지 층간절연막(19)을 에치백하여 트렌치(18)를 매립시킨다. 층간절연막(19)은 매립형비트라인 사이를 절연시키는 층간절연막이므로 'BBL ILD(Buried BitLine Inter Layer Dielectric)'라고 일컫는다.
도 1b에 도시된 바와 같이, 층간절연막(19)의 에치백에 의해 노출된 활성필라 상부 측벽의 라이너막(17)과 예비게이트도전막(16)을 제거한다. 잔류하는 예비게이트도전막은 활성필라의 하부 측벽을 에워싸는 환형(Surround)의 수직게이트(gate, 16A)가 된다.
그러나, 종래기술은 도 1b의 수직게이트(16A) 형성 과정 중 라이너막(17)을 제거할 때 층간절연막(19)의 손실(도면부호 '20A' 참조)이 발생되는 문제가 있다. 또한, 라이너막(17)이 완벽히 제거되지 않고 잔류하는 경우 활성필라(12) 상부측벽의 게이트도전막을 균일하게 제거하기가 어렵다(도면부호 '20B' 참조). 게이트도전막이 균일하게 제거되지 않으면 수직게이트의 균일도가 떨어져 채널길이가 불균일해지는 문제가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 넥프리 구조의 활성필라간 간격을 충분히 확보하면서도 활성필라의 무너짐을 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 수직게이트 공정시 활성필라 상부측벽의 라이너막과 게이트도전막을 깨끗하게 제거할 수 있는 반도체장치 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판 상에 활성필라를 형성하는 단계; 상기 활성필라 사이의 기판 내에 매립형 비트라인을 형성하는 단계; 상기 활성필라의 측벽을 에워싸는 예비 게이트도전막을 형성하는 단계; 상기 기판의 전면에 라이너막을 형성하는 단계; 상기 라이너막과 예비 게이트도전막을 일부 식각하여 상기 활성필라의 상부측벽을 노출시키는 수직게이트를 형성하는 단계; 상기 활성필라 사이의 기판을 식각하여 상기 매립형비트라인을 분리시키는 트렌치를 형성하는 단계; 및 상기 트렌치를 갭필하는 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 수직게이트를 형성하는 단계는 상기 활성필라 사이를 갭필하면서 상기 활성필라의 상부측벽을 노출시키도록 리세스된 희생막을 형성하는 단계 이후에 진행하며, 상기 희생막은 상기 트렌치 형성 전에 제거 하는 것을 특징으로 한다. 상기 리세스된 희생막을 형성하는 단계는 상기 라이너막 상에 상기 활성필라 사이를 갭필하는 스핀온절연막을 형성하는 단계; 상기 스핀온절연막을 평탄화하는 단계; 및 에치백을 통해 상기 스핀온절연막을 리세스시키는 단계를 포함하는 것을 특징으로 한다. 상기 수직게이트를 형성하는 단계에서 상기 라이너막은 습식식각으로 식각하고, 상기 예비게이트도전막은 건식식각으로 식각하는 것을 특징으로 한다.
상술한 본 발명은 매립형비트라인을 분리시키기 위한 트렌치 및 층간절연막공정전에 넥프리 구조의 활성필라를 에워싸는 일자형 수직게이트를 형성하므로써 균일한 수직게이트를 형성할 수 있는 효과가 있다.
또한, 본 발명은 스핀온절연막을 형성한 후에 예비게이트도전막과 라이너막을 식각하므로써 활성필라의 상부측벽을 일정하게 노출시키면서도 예비게이트도전막과 라이너막을 깨끗하게 식각할 수 있는 효과가 있다.
결국, 본 발명은 균일한 수직게이트를 형성하므로써 채널 길이를 일정하게 확보할 수 있으며, 이에 따라 넥프리 수직게이트를 구비한 반도체장치를 안정적으로 구현할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 탑필라와 넥필라의 구분이 없는 일자형 넥프리 수직게이트 형성에 있어 매립형비트라인층간절연막(BBL ILD) 공정 이전에 수직게이트를 형성한다. 이로써, 활성필라 상부측벽에서 라이너막과 수직게이트가 불균일하게 잔류하는 것을 방지할 수 있다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 넥프리 수직게이트를 구비한 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 실리콘기판 등의 기판(21) 상에 하드마스크막(22)을 형성한다. 하드마스크막(22)은 제1하드마스크막과 제2하드마스크막을 적층하여 형성할 수 있다. 제1하드마스크막은 질화막을 포함하고, 제2하드마스크막은 산화막을 포함한다. 하드마스크막(22)은 후속 필라 식각 공정시 식각장벽(Etch barrier)으로 사용하기 위한 막이다. 하드마스크막(22)은 일자형 활성필라에 대응하는 형태로 패터닝되어 있을 수 있는데, 이는 감광막패턴(도시 생략)을 이용한 식각공정에 의해 형성될 수 있다.
하드마스크막(22)을 식각장벽으로 하여 기판(21)을 일정 깊이로 식각한다. 이를 '필라식각'이라고 약칭하며, 필라식각에 의해 활성영역으로 기능하는 활성필라(Active Pillar, 23)가 복수개 형성된다. 평면상으로 볼 때, 활성필라는 매트릭스 형태로 배열될 수 있다.
필라식각은 비등방성식각(Anisotropic)을 이용한다. 기판(21)이 실리콘기판 인 경우 비등방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 이들 가스를 혼합하여 사용하는 플라즈마 건식식각(Plasma dry etch)을 이용할 수 있다.
필라식각후에 기판(21)에는 복수개의 활성필라(23)가 구축되고, 활성필라(23) 상부에는 하드마스크막(22)이 잔류한다.
본 발명은 활성필라(23)를 일자형태로 형성한다. 즉, 넥필라와 탑필라로 구분하지 않고 일자형태로 형성하므로써 무너짐이 발생하지 않는다. 이와 같이 넥필라가 없는 일자형 구조의 활성필라를 '넥프리 활성필라(Neck free active pillar)'라고 정의하기로 한다.
결국, 활성필라(23)는 기판(21) 상에서 일자형 구조를 갖고 융기된 원통형의 필라구조가 된다. 활성필라(23)는 3000Å 정도의 높이를 갖는다. 활성필라(23)가 일자형 구조를 갖기 때문에 활성필라(23)의 선폭이 작아지더라도 무너지지 않는다. 종래 넥필라와 탑필라로 이루어진 구조에서는 넥필라의 지지력이 약해 무너지는 문제가 발생하였으나, 본 발명에서는 넥필라가 없는 일자형 구조이므로 후속공정에서 활성필라(23)가 무너지지 않는다.
다음으로, 활성필라(23) 사이의 기판(21) 내에 불순물의 이온주입을 통해 매립형비트라인(24)을 형성한다.
도 2b에 도시된 바와 같이, 활성필라(23)와 기판(21)의 표면을 덮는 게이트절연막(25)을 형성한다. 게이트절연막(25)은 실리콘산화막을 포함할 수 있다.
이어서, 게이트절연막(25)이 형성된 기판(21)의 전면에 게이트도전막을 증착 한 후 에치백하여 활성필라(23)의 측벽을 에워싸는 예비 게이트도전막(26)을 형성한다. 예비 게이트도전막(26)은 N형 불순물이 도핑된 폴리실리콘막 또는 P형 불순물이 도핑된 폴리실리콘막이 이용될 수 있다. 또한, 불순물이 도핑된 폴리실리콘막과 금속막이 적층될 수도 있다. 예비 게이트도전막(26)은 수직게이트가 되는 물질이다.
도 2c에 도시된 바와 같이, 전면에 라이너막(27)을 얇게 형성한다. 여기서, 라이너막(27)은 질화막을 포함한다. 라이너막(27)은 후속 식각 등의 공정으로부터 예비게이트도전막(26)을 보호하기 위한 것으로서, 70∼85Å의 두께로 형성한다.
이어서, 라이너막(27) 상에 희생막(28)을 형성한다. 이때, 희생막(28)은 이웃하는 활성필라(23) 사이를 공극없이(Void free) 갭필할 수 있는 물질로 형성한다. 바람직하게, 희생막(28)은 스핀온절연막(Spin On Dielectric; SOD)을 이용한다. 활성필라(23)의 높이에 따라 다르지만 스핀온절연막의 두께는 4500∼5000Å로 한다. 스핀온절연막을 도포한 후에는 300∼400℃의 저온에서 습식큐어링(wet curing)할 수 있다.
이와 같은 습식큐어링에 의해서 스핀온절연막은 실리콘산화막으로 치환된다. 예컨대, 스핀온절연막 도포시 소스물질로 폴리실라잔(PSZ)을 사용하고, 폴리실라잔은 습식큐어링에 의해서 실리콘산화막으로 치환된다. 따라서, 희생막(28)은 실리콘산화막일 수 있다. 한편, 스핀온절연막을 도포하기 전에 산화막 재질의 라이너막을 추가로 형성할 수 있다. 저온에서 습식큐어링을 진행하여 주면, 후속 라이너막과 에비게이트도전막의 에치백공정시 균일한 특성을 얻을 수 있다.
이어서, 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정으로 단차를 줄이는 평탄화 과정을 거친다. 여기서, 단차란 셀영역과 주변회로영역간 단차를 의미한다. 셀영역과 주변회로영역이 구분되어 도시되지 않았지만, 활성필라가 셀영역에만 형성되는 구조이므로, 셀영역과 주변회로영역간에는 활성필라의 높이에 의해 단차가 발생될 수 있다. 따라서, 화학적기계적연마 등의 평탄화공정을 진행하므로써 단차를 제거할 수 있다.
이와 같이 평탄화과정을 진행하는 이유는 후속 공정에서 예비게이트도전막(26)을 균일하게 잔류시키기 위함이다. 즉, 희생막(28)을 균일하게 에치백하는데 필요하다.
도 2d에 도시된 바와 같이, 희생막(28)을 에치백한다. 이때, 에치백은 활성필라(23)의 상부 측벽을 오픈시킬 때까지 진행한다. 희생막(28)의 에치백 공정은 습식에치백 또는 건식에치백을 이용할 수 있으나, 활성필라(23)의 상부 측벽에서 희생막(28)을 깨끗하게 제거하기 위해서는 습식에치백이 더 유리하다. 습식에치백은 100:1 HF 용액을 이용할 수 있다.
위와 같은 에치백공정에 의해 남아있는 희생막(28A)은 활성필라(23)의 상부측벽을 오픈시키는 형태이다.
도 2e에 도시된 바와 같이, 희생막(28A)의 에치백에 의해 노출된 라이너막(27)과 예비게이트도전막(26)을 에치백한다. 이때, 라이너막(27)과 예비게이트도전막(26)은 잔류하는 희생막(28A)의 높이까지만 에치백한다. 따라서, 예비게이트도전막(26A)과 라이너막(27A)은 활성필라(23)의 하부 측벽을 에워싸는 형태로 잔류한 다. 여기서, 잔류하는 예비게이트도전막은 '수직게이트(26A)'가 된다.
활성필라(23)의 하부측벽과 활성필라(23)의 상부측벽은 설명의 편의상 구분한 것으로서, 수직게이트(26A)가 에워싸는 부분을 하부측벽이라고 하고, 수직게이트(26A)가 에워싸지 않은 부분을 상부측벽이라 가정한다. 하부측벽이 상부측벽보다 더 높이가 높을 수 있다. 한편, 수직게이트(26A)는 하부측벽과 상부측벽에 국한되지 않고 활성필라(23)의 모든측벽을 에워싸는 형태가 될 수도 있다.
위와 같이, 희생막(28A)의 에치백후에 라이너막(27)과 예비게이트도전막(26)을 에치백하면, 활성필라(23)의 상부측벽을 일정하게 노출시킬 수 있으며, 이를 통해 균일한 높이로 수직게이트를 형성할 수 있다. 결국, 수직게이트에 의해 형성되는 채널길이를 일정하게 확보할 수 있다. 라이너막(27)과 예비게이트도전막(26)의 에치백은 희생막(28A)과의 선택비를 이용하는데, 이에 따라 잔류물없이 깨끗하게 에치백할 수 있다.
라이너막(27)이 질화막이므로, 라이너막(27)의 에치백은 인산 용액을 이용한 습식에치백으로 진행한다.
예비게이트도전막(26)의 에치백은 건식에치백을 이용한다.
도 2f에 도시된 바와 같이, 활성필라(23) 사이에 채워져 있는 희생막(28A)을 딥아웃(Dip out)한다. 희생막(28A)이 산화막 재질의 스핀온절연막이므로 딥아웃 공정은 100:1 불산(HF) 용액을 이용하여 진행한다.
도 2g에 도시된 바와 같이, 제1층간절연막(30)을 형성하여 활성필라(23) 사이를 갭필한다. 여기서, 제1층간절연막(30)은 BPSG막을 사용할 수 있고, 제1층간절 연막(30) 형성전에 라이너막(29)이 추가로 형성될 수 있다. 라이너막(29)은 질화막을 포함할 수 있고, 산화막과 질화막을 순차적으로 형성할 수도 있다. 라이너막(29)은 후속 식각 등의 공정으로부터 수직게이트(26A)를 보호하기 위한 것으로서, 70∼85Å의 두께로 형성한다.
도 2h에 도시된 바와 같이, 매립형비트라인(24)을 분리시키는 식각 공정(이를 'BBL 식각 공정'이라고 함)을 진행한다. 이러한 식각공정에 의해 기판(21)이 식각되어 트렌치(31)가 형성되고, 트렌치(31)에 의해 매립형비트라인(24A, 24B)이 서로 분리된다.
제1층간절연막(30) 식각시 라이너막(29)에 자기정렬되도록 진행할 수도 있으며, 라이너막(29)이 없는 경우에는 수직게이트(26A)에 자기정렬되도록 진행할 수 있다.
트렌치(31) 형성을 위해 제1층간절연막(30)을 식각하고, 수직게이트(26A) 사이 기판(21) 상부의 라이너막들 및 게이트절연막(25)을 식각한다. 계속해서 매립형비트라인(24)이 분리되는 깊이까지 기판(21)을 식각하여 트렌치(31)를 형성한다.
도 2i에 도시된 바와 같이, 트렌치(31)를 갭필하도록 전면에 제2층간절연막(32)을 증착한다. 여기서, 제2층간절연막(32)은 갭필특성이 우수한 BPSG막일 수 있으며, 제2층간절연막(32)은 이웃하는 매립형비트라인(24A, 24B)간 층간절연막 역할을 한다. 따라서, 제2층간절연막(32)은 매립형비트라인층간절연막(BBL ILD)이 된다.
위와 같이, 본 발명은 수직게이트(26A)를 형성한 후에 매립형비트라인층간절 연막을 형성한다.
도시하지 않았지만, 후속하여 다마신워드라인 공정을 진행한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래기술에 따른 넥프리 수직게이트를 구비한 반도체장치 제조 방법을 도시한 도면.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 넥프리 수직게이트를 구비한 반도체장치 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 하드마스크막
23 : 활성필라 24 : 매립형비트라인
25 : 게이트절연막 26A : 수직게이트
27A : 라이너막 28A : 희생막
30 : 제1층간절연막 31 : 트렌치
32 : 제2층간절연막

Claims (15)

  1. 기판 상에 활성필라를 형성하는 단계;
    상기 활성필라 사이의 기판 내에 매립형 비트라인을 형성하는 단계;
    상기 활성필라의 측벽을 에워싸는 예비 게이트도전막을 형성하는 단계;
    상기 기판의 전면에 라이너막을 형성하는 단계;
    상기 라이너막과 예비 게이트도전막을 일부 식각하여 상기 활성필라의 상부측벽을 노출시키는 수직게이트를 형성하는 단계;
    상기 활성필라 사이의 기판을 식각하여 상기 매립형비트라인을 분리시키는 트렌치를 형성하는 단계; 및
    상기 트렌치를 갭필하는 층간절연막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 수직게이트를 형성하는 단계는 상기 활성필라 사이를 갭필하면서 상기 활성필라의 상부측벽을 노출시키도록 리세스된 희생막을 형성하는 단계 이후에 진행하며,
    상기 희생막은 상기 트렌치 형성 전에 제거하는 반도체장치 제조 방법.
  3. 제2항에 있어서,
    상기 리세스된 희생막을 형성하는 단계는,
    상기 라이너막 상에 상기 활성필라 사이를 갭필하는 스핀온절연막을 형성하는 단계;
    상기 스핀온절연막을 평탄화하는 단계; 및
    에치백을 통해 상기 스핀온절연막을 리세스시키는 단계
    를 포함하는 반도체장치 제조 방법.
  4. 제3항에 있어서,
    상기 스핀온절연막을 형성하는 단계는,
    스핀온절연막(SOD)을 도포하는 단계; 및
    상기 스핀온절연막을 큐어링하는 단계
    를 포함하는 반도체장치 제조 방법.
  5. 제4항에 있어서,
    상기 큐어링은, 습식 큐어링으로 진행하는 반도체장치 제조 방법.
  6. 제5항에 있어서,
    상기 습식큐어링은 300∼400℃에서 진행하는 반도체장치 제조 방법.
  7. 제3항에 있어서,
    상기 에치백은 습식에치백을 이용하거나 또는 건식 에치백을 이용하는 반도체장치 제조 방법.
  8. 제7항에 있어서,
    상기 습식에치백은 불산용액을 이용하는 반도체장치 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 수직게이트를 형성하는 단계에서,
    상기 라이너막은 습식식각으로 식각하고, 상기 예비게이트도전막은 건식식각으로 식각하는 반도체장치 제조 방법.
  10. 제9항에 있어서,
    상기 예비게이트도전막은 폴리실리콘막을 단독으로 형성하거나 또는 폴리실리콘막과 금속막을 적층하여 형성하는 반도체장치 제조 방법.
  11. 제9항에 있어서,
    상기 라이너막은 질화막을 포함하는 반도체장치 제조 방법.
  12. 제2항에 있어서,
    상기 희생막은 불산용액을 이용한 딥아웃(dip out)을 통해 제거하는 반도체장치 제조 방법.
  13. 제1항에 있어서,
    상기 층간절연막을 형성하기 전에 추가로 라이너막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  14. 제13항에 있어서,
    상기 라이너막은 질화막을 단독으로 형성하거나 또는 산화막과 질화막을 적층하여 형성하는 반도체장치 제조 방법.
  15. 제1항에 있어서,
    상기 층간절연막은 BPSG(Boro Phosphorous Silicate Glass)막을 포함하는 반도체장치 제조 방법.
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