KR100844930B1 - 플라스크 모양의 리세스게이트를 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 리세스의 깊이를 유지하면서 채널 길이를 증가시키는 반도체 소자의 제조방법을 제공한다.
본 발명은 반도체 기판상에 리세스 영역이 오픈된 마스크 패턴을 형성하는 단계,상기 마스크 패턴으로 상기 반도체 기판을 비등방성 건식식각하여 제1 리세스를 형성하는 단계, 상기 제1 리세스를 포함하는 상기 반도체 기판상에 스페이서를 형성하는 단계, 상기 제1 리세스의 바텀부에 형성된 스페이서를 제거하는 단계, 상기 제1 리세스의 바텀부를 등방성 습식식각하여 제2 리세스를 형성하는 단계, 상기 제1 및 제2 리세스상에 게이트 전극을 형성하는 단계를 포함한다.
본 발명은 채널 길이를 늘림으로써 소자의 리프레시 특성 향상에 효과가 있다.
플라스크, 리세스, 등방성식각, 습식식각
Description
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 패드 산화막
13 : 폴리실리콘막 14 : 감광막
15 : 스페이서 16 : 제1 리세스
17 : 제2 리세스 18 : 게이트전극
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 플라스크형의 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 정션 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스 게이트 공정이 실시되고 있다. 상기 리세스 게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.
현재 리세스 게이트는 "Ｕ"자 형으로 형성되는데 리프레시 특성 향상을 위해서는 채널 길이를 더 늘려야 한다. 채널 형성을 위한 이온 주입 및 리세스 식각 한계로 리세스의 식각 깊이를 계속 늘릴 수 없어 채널 길이를 늘리는데 한계가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스의 깊이를 유지하면서 채널 길이를 증가시키는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기 판상에 리세스 영역이 오픈된 마스크 패턴을 형성하는 단계,상기 마스크 패턴으로 상기 반도체 기판을 비등방성 건식식각하여 제1 리세스를 형성하는 단계, 상기 제1 리세스를 포함하는 상기 반도체 기판상에 스페이서를 형성하는 단계, 상기 제1 리세스의 바텀부에 형성된 스페이서를 제거하는 단계, 상기 제1 리세스의 바텀부를 등방성 습식식각하여 제2 리세스를 형성하는 단계, 상기 제1 및 제2 리세스상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와 같이, 상기 반도체 기판(11)상에 패드 산화막(12) 및 하드마스크 폴리실리콘막(13)을 형성한다. 상기 폴리실리콘막(13)상에 리세스 영역이 오픈된 감광막 마스크 패턴(14)을 형성한다. 이때, 상기 폴리실리콘막은 SiN, SiON, SiOx 또는 Amorphous Carbon중에서 어느 하나를 사용하여 형성한다.
도 1b에 도시된 바와 같이, 상기 감광막(14)를 식각장벽으로 하여 상기 폴리실리콘막(13) 및 상기 산화막(12)를 식각한다. 상기 감광막(14)를 제거한 후, 상기 폴리실리콘막(13)을 식각장벽으로 하여 상기 반도체 기판(11)의 리세스 영역을 비 등방성 건식식각하여 제1 리세스(16)를 형성한다. 상기 건식식각은 ICP, DPS, ECR 또는 MERIE 타입의 장비에서 식각을 실시한다. 또한, 상기 건식식각은 Cl2, O2, HBr 및 Ar가스를 혼합하여 실시한다. 이때, 상기 Cl2, HBr 및 Ar은 10∼100sccm의 유량으로, 상기 O2 가스는 1∼20sccm의 유량으로 실시하고, 바텀 파워(Bottom Power)는 50∼400Ｗ, 압력은 5∼50mT의 조건에서 실시할 수 있다.
이후에, 상기 제1 리세스(16)에 LET(Light Etch Treatment)를 실시할 수 있다. 이는 상기 제1 리세스(16)의 탑부분에 라운드 형상의 프로파일(Profile)을 갖고, 바텀부분의 첨점(Horn)을 감소시키며, 상기 반도체 기판(11)의 플라즈마 데미지(Plasma Damage)를 완화 시키기 위해서 실시한다. 이때, 상기 LET는 CF 와 O2 가 혼합된 플라즈마를 사용하여 실시할 수 있다.
이후에, 상기 제1 리세스(16)의 측벽에 스페이서(15)를 형성한다. 스페이서(15)는 열산화막 또는 CVD산화막으로 형성하거나, SiN, SiON 또는 Al2O3 중에서 어느 하나를 사용하여 형성할 수 있다. 스페이서(15)를 상기 제1 리세스(16)의 측벽에 형성하기 위해서 제1 리세스(16)의 바텀부에 스페이서(15) 및 반도체 기판(11)상의 스페이서(15)를 식각하는 공정을 실시한다. 이때, 상기 식각공정은 식각가스로 CxFx(플루오르카본), CHxFx(플루오르카본하이드라이드), SF6 또는 NF3 중에서 어느 하나 또는 혼합한 가스를 사용하거나, 식각 모양 조절을 위해 O2, CxHx(카본하이드라이드) 또는 Ar가스를 혼합하여 실시할 수 있다. 예컨대, CxFx는 CF4, CHxFx는 CHF3을 사용하고, CxHx는 CH2를 사용한다.
도 1c에 도시된 바와 같이, 상기 제1 리세스(16)의 바텀부를 등방성 습식식 각하여 플라스크 모양의 제2 리세스(17)을 형성한다. 이때, 상기 등방성 습식식각은 Dip 타입 또는 Spin타입의 장비에서 10∼50℃의 온도로 실시할 수 있다. 상기 습식식각은 질산:불산을 200:1∼400:1의 비율로 혼합하여 제1 리세스(16)의 측벽에 형성된 스페이서(15)를 배리어로 하여 바텀부분에 등방성 식각을 실시한다. 한편, 상기 습식식각은 H3PO4:HNO3:HF을 50∼150:50∼150:1의 비율로 혼합하여 실시할 수 있다.
도 1d에 도시된 바와 같이, 상기 패드 산화막(12) 및 스페이서(15)를 습식식각공정을 실시하여 제거한다. 상기 습식식각공정은 HF 또는 BOE로 실시할 수 있다.
도 1e에 도시된 바와 같이, 상기 플라스크형 리세스(16,17)상에 게이트전극(18)을 형성한다. 상기 게이트전극(18)은 게이트 배선막(18a), 게이트메탈(18b) 및 게이트 하드마스크 질화막(18c)으로 형성된다. 이때, 상기 게이트 배선막(18a)는 폴리실리콘, WSix, W, CoxSix 또는 TixSix를 사용하여 형성할 수 있다.
상기한 본 발명은, 비등방성 건식식각 및 등방성 습식식각을 실시하여 플라스크형 리세스 게이트를 형성하여, 종래의 리세스 게이트와 같은 깊이를 유지하면서 리세스 게이트 하부의 면적을 늘려서 채널 길이를 증가시키는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 채널 길이를 늘림으로써 소자의 리프레시 특성 향상에 효과가 있다.
Claims (14)
- 반도체 기판상에 리세스 영역이 오픈된 마스크 패턴을 형성하는 단계;상기 마스크 패턴으로 상기 반도체 기판을 비등방성 건식식각하여 제1 리세스를 형성하는 단계;상기 제1 리세스의 탑부분에 라운드형상을 형성하면서 상기 제1리세스 형성시 발생된 첨점(Horn)을 제거하기 위해 LET(Light Etch Treatment)를 실시하는 단계;상기 제1 리세스의 측벽에 스페이서를 형성하는 단계;상기 제1 리세스의 바텀부를 등방성 습식식각하여 제2 리세스를 형성하는 단계; 및상기 제1 및 제2 리세스상에 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 삭제
- 제 1항에 있어서,상기 스페이서를 형성하는 단계는,상기 제1 리세스를 포함한 상기 반도체 기판상에 스페이서를 형성하는 단계;상기 스페이서를 상기 제1 리세스의 측벽에만 남도록 식각공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 LET는,CF 와 O2가 혼합된 플라즈마를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 비등방성 건식식각은,Cl2, O2, HBr 및 Ar의 가스를 혼합하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5항에 있어서,상기 비등방성 건식식각은,Cl2, HBr 및 Ar의 유량 10∼100sccm, O2의 유량 1∼20sccm, 바텀전력 50Ｗ∼400Ｗ, 압력 5∼50mT의 조건으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 등방성 습식식각은,질산(HNO3)와 불산(HF)의 혼합용액을 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7항에 있어서,상기 등방성 습식식각은,HNO3:HF를 200:1∼400:1의 비율로 혼합하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8항에 있어서,상기 등방성 습식식각은,H3PO4:HNO3:HF를 50∼150:50∼150:1의 비율로 혼합하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9항에 있어서,상기 등방성 습식식각은,10∼50℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항 또는 제 3항에 있어서,상기 스페이서는,열산화막 또는 CVD산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3항에 있어서,상기 스페이서는,SiN, SiON 또는 Al2O3 중에서 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12항에 있어서,상기 식각공정은,플루오르카본, 플루오르카본하이드라이드, SF6 및 NF3 로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 두가지 이상의 혼합가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13항에 있어서,상기 식각공정은,상기 단독가스 또는 혼합가스에 O2, 카본하이드라이드 및 Ar로 이루어진 그룹 중에서 선택된 어느 하나를 혼합하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR20000060693A (ko) * | 1999-03-18 | 2000-10-16 | 김영환 | 반도체 소자 및 그의 제조 방법 |
| JP2001244325A (ja) * | 2000-02-28 | 2001-09-07 | Denso Corp | 半導体装置の製造方法及び絶縁ゲート型パワー素子 |
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2005
- 2005-09-28 KR KR1020050090846A patent/KR100844930B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000060693A (ko) * | 1999-03-18 | 2000-10-16 | 김영환 | 반도체 소자 및 그의 제조 방법 |
| JP2001244325A (ja) * | 2000-02-28 | 2001-09-07 | Denso Corp | 半導体装置の製造方法及び絶縁ゲート型パワー素子 |
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| Publication number | Publication date |
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