KR100695499B1 - 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 건식식각으로 인해 리세스 게이트의 재현성이 떨어지는 문제와, 플라즈마로 인한 손상층 문제를 해결하기 위한 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 [100]면을 갖는 반도체 기판 상에 하드마스크패턴을 형성하는 단계, 상기 하드마스크패턴을 식각마스크로 상기 반도체 기판을 [100]방향으로 소정 식각하여 제1리세스를 형성하는 단계, 상기 제1리세스를 포함한 전면에 스페이서절연막을 형성하는 단계, 상기 제1리세스 바닥의 스페이서절연막을 식각하는 단계, 상기 제1리세스 바닥의 반도체 기판을 [100]방향보다 [111]방향을 더 빠르게 식각하는 습식식각으로 제2리세스를 형성하는 단계, 상기 제2리세스를 후처리하는 단계, 상기 제1리세스와 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계를 포함하고, 상기한 본 발명은 습식식각으로 벌브형 리세스 게이트를 형성하여 리세스 게이트의 반복, 재현성을 높이고, 플라즈마로 인한 손상층을 방지하는 효과가 있다.
습식식각, 방향성식각, 리세스게이트
Description
도 1은 종래 기술에 따른 벌브 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 단면도,
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 희생산화막 34 : 하드마스크
35 : 제1리세스 36 : 스페이서절연막
37a : 제2리세스 38 : 게이트절연막
39 : 게이트패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 반도체 소자의 리프레시 특성을 확보하기 위해 게이트패턴 아래의 활성영역을 소정깊이 식각하여 리세스 게이트를 형성하는 방법이 실시되고 있다. 그러나, 반도체 소자의 디자인 룰이 점점 더 작아짐에 따라 충분한 리프레시 특성을 얻기가 어렵고, 리세스의 깊이는 한계가 있으며 리세스를 깊게 할수록 리세스 프로파일이 나빠져서 충분한 채널 길이를 확보하기 어려운 문제점이 있다.
도 1은 종래 기술에 따른 벌브 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 리세스 게이트를 벌브형 리세스 게이트로 바꾸기 위해 PET공정을 실시하는 것을 알 수 있다. 이를 위해, 스페이서절연막(14)으로 보호되어 있는 제1리세스(15) 아래의 반도체 기판(11)을 CF4, Ar과 산소가스가 혼합된 플라즈마를 사용하여 PET공정으로 제1리세스(15)보다 폭이 크고 둥글면서 라운드진 제2리세스(16)를 형성한다.
설명되지 않은 도면부호 12는 소자분리막, 13은 희생산화막을 가리킨다.
그러나, PET공정으로 형성된 벌브 리세스 게이트는 식각챔버의 컨디션에 따라 재현성이 매우 다르게 나타나 재현성이 떨어지고, 플라즈마로 인해 손상층 (Damaged Layer)이 형성되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 건식식각으로 인해 리세스 게이트의 재현성이 떨어지는 문제와, 플라즈마로 인한 손상층 문제를 해결하기 위한 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법은 [100]면을 갖는 반도체 기판 상에 하드마스크패턴을 형성하는 단계, 상기 하드마스크패턴을 식각마스크로 상기 반도체 기판을 [100]방향으로 소정 식각하여 제1리세스를 형성하는 단계, 상기 제1리세스를 포함한 전면에 스페이서절연막을 형성하는 단계, 상기 제1리세스 바닥의 스페이서절연막을 식각하는 단계, 상기 제1리세스 바닥의 반도체 기판을 [100]방향보다 [111]방향을 더 빠르게 식각하는 습식식각으로 제2리세스를 형성하는 단계, 상기 제2리세스를 후처리하는 단계, 상기 제1리세스와 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31)에 STI공정을 통해 소자분리막(32)을 형성한다. 여기서, 소자분리막(32)은 활성영역을 정의하기 위한 것으로, 적어도 후속 리세스 게이트의 깊이보다 깊게 형성한다.
이를 위해, 반도체 기판(31)의 소정영역을 식각하여 트렌치를 형성한다. 트렌치에 절연막을 매립하고, 화학적기계적연마(Chemical Mechanical Polishing;CMP)로 분리하여 형성한다.
이어서, 소자분리막(32) 상에 희생산화막(33)을 형성한다. 이때, 희생산화막(33)은 소자분리막 공정시 사용된 패드산화막일 수 있다.
다음으로, 희생산화막(33) 상에 하드마스크(34)를 형성한다. 여기서, 하드마스크(34)는 후속 반도체 기판(31)을 식각시 감광막의 마진을 확보하기 위한 것으로, 폴리실리콘으로 형성한다.
다음으로, 하드마스크(34)와 희생산화막(33)을 패터닝하여 리세스 에정지역을 오픈시킨다. 이를 위해, 도시되지는 않았지만 하드마스크(34) 상에 감광막을 형성하고, 노광 및 현상으로 패터닝한다. 패터닝된 감광막을 식각마스크로 하드마스크(34)와 희생산화막(33)을 식각한다. 이어서, 감광막을 산소 플라즈마를 이용하여 제거한다.
도 2b에 도시된 바와 같이, 하드마스크(34)를 식각마스크로 반도체 기판(31) 의 소정부분을 식각하여 제1리세스(35)를 형성한다.
이때, 제1리세스(35)는 수직프로파일을 갖고 형성된다. 또한, 제1리세스(35)가 형성되는 시점에서 하드마스크(34)는 모두 소실된다.
도 2c에 도시된 바와 같이, 제1리세스(35)를 포함하는 반도체 기판(31) 상에 스텝커버리지가 나쁜 스페이서절연막(36)을 형성한다.
여기서, 스페이서절연막(36)은 후속 벌브 리세스 공정시 제1리세스(35)의 탑부분의 어택을 방지하기 위한 것으로, 반도체 기판(31) 상부에 형성된 두께가 제1리세스(35)의 측벽이나, 아래 바닥부분의 두께보다 더 크게 형성하되, 산화막으로 형성한다.
도 2d에 도시된 바와 같이, 제1리세스(35) 아래의 스페이서절연막(36)을 식각하여 반도체 기판(31)이 오픈되도록 형성하되, 스페이서절연막(36)의 식각이 끝나는 시점에서 반도체 기판(31)이 소정깊이 추가식각 될 수 있다.
이를 위해, TCP 또는 ICP타입의 플라즈마 식각챔버에서 CF4, CHF3, Ar 및 O2 의 혼합가스로 실시하되, 5mT∼40mT의 압력, 300Ｗ∼800Ｗ의 탑파워, 20Ｗ∼200Ｗ의 바텀파워로 실시한다.
도 2e에 도시된 바와 같이, 스페이서절연막(36)을 하드마스크로 제1리세스(35) 아래의 상기 반도체 기판(31)을 식각하여 제2리세스(37)를 형성한다.
이를 위해, 질화막을 제거하는 습식용액을 사용하되 바람직하게는, H3PO4를 사용하여 실시한다. 또한, H2SO4와 HCl의 혼합용액으로도 실시할 수 있다. 상기 습 식식각은 [111]방향의 반도체 기판(31)이 방향성 식각이 되어, 제2리세스(37)는 육각형의 모양으로 형성된다.
도 2f에 도시된 바와 같이, 습식세정공정을 실시하여 스페이서절연막(36), 희생산화막(33)과 식각잔류물을 제거한다. 여기서, 습식세정공정은 HF 또는 BOE를 사용하여 실시할 수 있다.
이어서, LET공정(제2리세스(37)의 후처리)을 실시하여 제2리세스(37)의 프로파일을 둥근 프로파일(37a)로 바꿔준다. 여기서, LET공정은 건식식각으로 실시하되 CF4와 산소가스의 혼합가스를 사용하여 실시할 수 있다. 제2리세스(37)의 프로파일이 둥글게 바뀌는 것과 동시에 리세스의 탑부분이 라운딩 되어, 누설전류의 스트레스 포인트를 제거하므로 리프레시 특성이 개선된다.
이하, 제2리세스(37)를 '제2리세스(37a)'라고 한다.
도 2g에 도시된 바와 같이, 제1리세스(35)와 제2리세스(37a)로 이루어진 리세스를 포함한 반도체 기판(31) 상에 게이트절연막(38)을 형성한다.
이어서, 게이트절연막(38) 상에 제1리세스(35)와 제2리세스(37a)로 이루어진 리세스에 일부가 매립되고, 나머지는 반도체 기판(31)의 상부로 노출된 게이트패턴(39)을 형성한다. 여기서, 게이트패턴(39)은 폴리실리콘막(39a), 게이트전극(39b)과 게이트하드마스크(39c)가 순차적으로 적층된 구조를 갖는다.
상기한 본 발명은, 방향성 식각특성을 갖는 용액으로 습식식각을 실시하고, 후속 LET공정을 실시하여 재현성있고, 건식식각시 형성되는 손상층을 방지할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었 으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법은 습식식각으로 벌브형 리세스 게이트를 형성하여 리세스 게이트의 반복, 재현성을 높이고, 플라즈마로 인한 손상층을 방지하는 효과가 있다.
Claims (7)
- [100]면을 갖는 반도체 기판 상에 하드마스크패턴을 형성하는 단계;상기 하드마스크패턴을 식각마스크로 상기 반도체 기판을 [100]방향으로 소정 식각하여 제1리세스를 형성하는 단계;상기 제1리세스를 포함한 전면에 스페이서절연막을 형성하는 단계;상기 제1리세스 바닥의 스페이서절연막을 식각하는 단계;상기 제1리세스 바닥의 반도체 기판을 [100]방향보다 [111]방향을 더 빠르게 식각하는 습식식각으로 제2리세스를 형성하는 단계;상기 제2리세스를 후처리하는 단계; 및상기 제1리세스와 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계를 포함하는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제2리세스를 형성하는 단계는,질화막 식각용액으로 실시하되, H3PO4로 실시하는 것을 특징으로 하는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 제2리세스를 형성하는 단계는,H2SO4와 HCl의 혼합용액으로 실시하는 것을 특징으로 하는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 스페이서는 산화막으로 형성하는 것을 특징으로 하는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제4항에 있어서,상기 스페이서는,상기 반도체 기판 상부의 두께가 상기 제1리세스의 측벽 및 바닥의 두께보다 더 두껍게 형성하는 것을 특징으로 하는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제2리세스를 후처리하는 단계는,건식식각을 실시하는 것을 특징으로 하는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제6항에 있어서,상기 건식식각은 CF4와 산소가스의 혼합가스를 사용하는 것을 특징으로 하는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법.
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|---|---|---|---|---|
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2005
- 2005-12-28 KR KR1020050132310A patent/KR100695499B1/ko not_active IP Right Cessation
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