JP2008085341A - 半導体素子のリセスゲートの製造方法 - Google Patents

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Abstract

【課題】バルブ型リセスパターンの第１トレンチパターンとバルブパターンとの接続部分をラウンドさせることにより、リーク電流及びゲート絶縁膜の特性の劣化を防止できる半導体素子のリセスゲートの製造方法を提供すること。
【解決手段】基板３１Ｃをエッチングして第１トレンチパターン３７Ａを形成するステップと、第１トレンチパターン３７Ａの側壁にスペーサ３８Ａを形成するステップと、スペーサをエッチングバリアとして、第１トレンチパターンの底面部をエッチングして第２トレンチパターンを形成するステップと、等方性エッチングにより、第２トレンチパターンの側壁をラウンドさせると同時に、バルブパターン３７Ｃを形成するステップと、第１トレンチパターン３７Ａ、ラウンドされた第２トレンチパターン３７Ｄ、及びバルブパターン３７Ｃからなるバルブ型リセスパターン１００上にリセスゲートを形成するステップとを含む。
【選択図】図３Ｆ

Description

本発明は、半導体製造技術に関し、特に、半導体素子のリセスゲートの製造方法に関する。
半導体素子の製造において、ゲートを平坦なアクティブ領域上に形成する従来のプレーナゲートの形成方法では、半導体素子の高集積化に伴うパターンサイズの縮小が、ゲートチャネル長の短縮、及びイオンのドーピング濃度の増大に直結する。これは、電界の増大による接合リークを引き起こして、素子のリフレッシュ特性の確保を困難にするという問題がある。これを改善するための手段として、アクティブ領域をリセスエッチングした後、リセス上にゲートを形成するという３次元リセスゲート（３−Ｄｉｍｅｎｓｉｏｎ Ｒｅｃｅｓｓ Ｇａｔｅ、以下、「ＲＧ」と称する。）工程をゲートの形成方法として適用することができる。リセスゲート工程を適用することで、チャネル長の増大及びイオンのドーピング濃度の減少が可能となるため、素子のリフレッシュ特性は大きく改善される。
図１Ａ及び図１Ｂは、従来技術に係る半導体素子のリセスゲートの製造方法を説明するための断面図である。
図１Ａに示すように、半導体基板１１の所定領域に素子分離構造１２を形成し、アクティブ領域１３を画定する。
続いて、半導体基板１１のアクティブ領域１３をエッチングして複数のバルブ型リセス１４を形成する。それぞれのバルブ型リセス１４の上部は垂直パターン１４Ａであり、下部はバルブパターン１４Ｂである。バルブパターン１４Ｂは、垂直パターン１４Ａを先に形成した後、垂直パターン１４Ａの両側壁に酸化物系物質を用いてスペーサ１５を形成し、スペーサ１５をエッチングバリアとしてリセスエッチングを行うことによって形成される。
次に、図１Ｂに示すように、基板１１上のパッド酸化膜（図示せず）と、垂直パターン１４Ａの両側壁に形成されたスペーサ１５とを除去した後、バルブ型リセス１４を含む半導体基板１１上にゲート絶縁膜１６を形成する。次いで、ゲート絶縁膜１６上に、半導体基板１１の表面から突出するように、ゲート導電膜用ポリシリコン膜１７とゲート金属膜１８とを蒸着し、リセスゲートＲＧを形成する。これにより、バルブ型リセス１４は、全て埋め込まれる。
しかし、上述した従来技術では、垂直パターン１４Ａの両側壁に形成されたスペーサ１５がバルブパターン１４Ｂのエッチング時にバリアとなっているので、バルブパターンの等方性エッチングの間に、バルブ型リセス１４における垂直パターン１４Ａとバルブパターン１４Ｂとの接続部分での突起（図１Ａの‘Ａ’参照）の発生を防ぐことはできなかった。
図２Ａ及び図２Ｂは、従来技術に係る問題を示すＴＥＭ写真である。
図２Ａを参照すると、バルブ型リセス２４が形成されていることが分かる。説明を省略しているが、図中の符号「２１」は半導体基板、「２２」は素子分離構造、「２３」はアクティブ領域を表す。図２Ｂを参照すると、バルブ型リセス２４の垂直パターン２４Ａとバルブパターン２４Ｂとの接続部分に、バルブパターン２４Ａの両側壁に形成されたスペーサ絶縁膜２５がバリアとなっているので、バルブパターン２４Ｂを形成するための等方性エッチング時、図中の符号‘Ｂ’で示される突起‘Ｂ’が発生していることが分かる。
このような突起‘Ｂ’は、後続のゲート絶縁膜の特性を劣化させ、応力集中点となってリークソースとして作用し、素子の製造歩留まりを低減させてしまうという問題を引き起こす。
そこで、本発明は、上記した従来の技術の問題を解決するためになされたものであり、その目的は、バルブ型リセスゲートにおいて、第１トレンチパターンとバルブパターンとの接続部分に丸味を持たせる（以下、ラウンドさせると記す）ことにより、リーク電流及びゲート絶縁膜の特性の劣化を防止するのに好適な半導体素子のリセスゲートの製造方法を提供することにある。
上記の目的を達成するために、本発明は、基板をエッチングして第１トレンチパターンを形成するステップと、該第１トレンチパターンの側壁にスペーサを形成するステップと、該スペーサをエッチングバリアとして、前記第１トレンチパターンの底面部をエッチングして第２トレンチパターンを形成するステップと、等方性エッチングにより、前記第２トレンチパターンの側壁をラウンドさせると同時に、バルブパターンを形成するステップと、前記第１トレンチパターン、ラウンドされた前記第２トレンチパターン、及び前記バルブパターンからなるバルブ型リセスパターン上にリセスゲートを形成するステップとを含む半導体素子の製造方法を提供する。
また、本発明は、基板の所定領域を露出させるハードマスクパターンを形成するステップと、該ハードマスクパターンをエッチングバリアとして、前記基板をエッチングして第１トレンチパターンを形成するステップと、該第１トレンチパターンの側壁にスペーサを形成するステップと、該スペーサをエッチングバリアとして、前記第１トレンチパターンの底面部をエッチングして第２トレンチパターンを形成するステップと、プラズマ酸化により、前記第２トレンチパターンの側壁をラウンドさせるステップと、ラウンドされた前記第２トレンチパターンにより、前記第１トレンチパターンに接続されるバルブパターンを形成するステップと、前記第１トレンチパターン、ラウンドされた前記第２トレンチパターン、及び前記バルブパターンからなるバルブ型リセスパターン上にリセスゲートを形成するステップとを含む半導体素子の製造方法を提供する。
本発明によれば、バルブ型リセスのバルブパターンを形成するための等方性エッチングの時に、第１トレンチパターンとバルブパターンとの接続部分をラウンドさせるので、従来のような接続部分の突起の発生を抑え、突起に起因するよるリーク電流を防止することができるという効果がある。
また、バルブパターンの形成時に用いられるＣＦ４／Ｈｅ／Ｏ２の混合ガスに、シリコンエッチングガスのＣｌ２又はＨＢｒガスを添加するので、バルブパターンの形状がより均一になるという効果がある。
また、リセスゲートのチャネル長の増大及びイオンのドーピング濃度の減少が得られるため、素子のリフレッシュ特性を大きく改善することができるという効果がある。
更に、設計ルールの確保に伴い、工程マージンの最大化が可能なため、論理回路を含む半導体素子の高集積化、歩留まりの向上、及び製造コストの低減が実現できるという効果がある。
以下、添付された図面を参照して本発明の好ましい実施の形態をより詳細に説明する。
図３Ａ〜図３Ｈは、本発明の一実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための断面図であり、製造工程の各段階における素子の構造を示す。
まず、図３Ａに示すように、半導体基板３１の所定領域に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により、素子分離構造３２を形成する。
続いて、半導体基板３１上にハードマスク用ポリシリコン膜３４を蒸着する。ここで、ハードマスク用ポリシリコン膜３４の下には、ＳＴＩ処理時に用いられたパッド酸化膜が残留する。このパッド酸化膜を、「ハードマスク用酸化膜３３」と称する。
続いて、ハードマスク用ポリシリコン膜３４上に反射防止膜３５を蒸着し、反射防止膜３５の所定領域上にフォトレジストパターン３６を形成する。
次に、図３Ｂに示すように、フォトレジストパターン３６をエッチングバリアとして、半導体基板３１の表面が露出するまで、反射防止膜３５、ハードマスク用ポリシリコン膜３４、及びハードマスク用酸化膜３３をエッチングする。
このとき、反射防止膜３５、ハードマスク用ポリシリコン膜３４、及びハードマスク用酸化膜３３のエッチングは、ＴＣＰ（Ｔｒａｎｓｆｏｍｅｒ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）型又はＩＣＰ（Ｉｎｄｕｃｔｉｖｉｔｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）型のプラズマソースを用い、塩素系ガスを注入した後、ソースパワー及びバイアスパワーを印加して行なわれる。ここで、塩素系ガスは、Ｃｌ２ガスを含む。
このようなエッチング処理により、酸化膜ハードマスクパターン３３Ａ、ポリシリコンハードマスクパターン３４Ａ、及び反射防止膜パターン３５Ａが形成される。即ち、ハードマスクパターンは、酸化膜及びポリシリコン膜のスタック構造を有する。
次に、図３Ｃに示すように、フォトレジストパターン３６を除去する。このとき、反射防止膜パターン３５Ａもほとんど除去され、除去後に残留する反射防止膜パターン３５Ａも、後続のポリシリコンハードマスクパターン３４Ａを用いるエッチング時に完全に除去される。
ポリシリコンハードマスクパターン３４Ａを用いて、半導体基板３１をエッチングして第１トレンチパターン３７Ａを形成する。図中の符号「３１Ａ」は、パターニングされたこの状態の基板（第１基板と称する）を表す。
第１トレンチパターン３７Ａを形成するためのエッチングは、ＴＣＰ型又はＩＣＰ型のプラズマソースを用いる装置で行い、このときの圧力は約２．６７Ｐａ〜１０．７Ｐａ（２０ｍＴｏｒｒ〜８０ｍＴｏｒｒ）の範囲であり、ソースパワーは約４００Ｗ〜１０００Ｗの範囲、バイアスパワーは約１００Ｗ〜４００Ｗの範囲で印加する。また、エッチングガスは、塩素系ガスと臭素系ガスとの混合ガスに、少量のＯ２ガスを添加したガスである。塩素系ガスとしては、Ｃｌ２を約３０ｓｃｃｍ〜１００ｓｃｃｍの範囲の流量で供給し、臭素系ガスとしては、ＨＢｒを約３０ｓｃｃｍ〜１００ｓｃｃｍの範囲の流量で供給し、Ｏ２ガスを、塩素系ガス及び臭素系ガスに比べて相対的に少量で供給する。例えば、Ｏ２ガスは、多くとも３０ｓｃｃｍ以下の流量で供給される。
第１トレンチパターン３７Ａは、最終的に形成されるバルブ型リセスにおける、側壁が垂直形状の上部領域に対応する。
一方、第１トレンチパターン３７Ａの深さは、実現しようとするバルブ型リセスに応じて定めることができる。
また、第１トレンチパターン３７Ａの形成時、ポリシリコンハードマスクパターン３４Ａの一部は除去され、一部は残留する。当該残留するポリシリコンハードマスクパターン３４Ａを、「第１ポリシリコンハードマスクパターン３４Ｂ」と称する。
次に、図３Ｄに示すように、残留する第１ポリシリコンハードマスクパターン３４Ｂを含む構造全体の上にスペーサ物質層３８を形成する。ここで、スペーサ物質層３８は、酸化物で形成するが、約５００℃〜７００℃の範囲の温度の雰囲気で、約５０Å〜１００Åの範囲の厚さに形成する。
このように、スペーサ物質層３８に酸化物を用いるのは、バルブ型リセスが形成された後のウェットエッチングにより、ＳＴＩ処理時に使用されて残留しているパッド酸化膜とスペーサ物質層３８とを同時に除去できるからである。すなわち、処理を容易にするため、酸化物の膜を用いることが好ましい。
次に、スペーサ物質層３８をドライエッチングして第１トレンチパターン３７Ａの側壁にスペーサ３８Ａを形成する。スペーサ物質層３８のエッチングは、ＴＣＰ型又はＩＣＰ型のプラズマソースを用いる装置において、ＣＦ系ガスとＣＨＦ系ガスとが混合されたプラズマに、Ｏ２ガスを添加して行われる。ここで、ＣＦ系ガスは、ＣＦ４ガスであり、ＣＨＦ系ガスは、ＣＨＦ３ガスである。
次に、図３Ｅに示すように、スペーサ３８Ａの形成後に露出した第１トレンチパターン３７Ａの底面部を一定の深さにエッチングして第２トレンチパターン３７Ｂを形成する。図中の符号「３１Ｂ」は、パターニングされたこの状態の基板（第２基板と称する）を表す。第２トレンチパターン３７Ｂの深さは、図３Ｄの状態の第１トレンチパターン３７Ａに比べて相対的に浅く、幅は第１トレンチパターン３７Ａに比べて小さい。第２トレンチパターン３７Ｂは、第１トレンチパターン３７Ａと同じトレンチ構造であるため、第１トレンチパターン３７Ａと第２トレンチパターン３７Ｂとからなる二重のトレンチ構造が形成される。第２トレンチパターン３７Ｂを形成するためのエッチング工程を、「ＳＤＴ（Ｓｌｉｇｈｔｌｙ Ｄｏｕｂｌｅ Ｔｒｅｎｃｈ Ｅｔｃｈ）」工程という。
第１トレンチパターン３７Ａの底面部を一定の深さにエッチングして第２トレンチパターン３７Ｂを形成する処理は、ＴＣＰ型又はＩＣＰ型のプラズマソースを用いる装置で行い、このときの圧力は約２．６７Ｐａ〜１０．７Ｐａ（２０ｍＴｏｒｒ〜８０ｍＴｏｒｒ）の範囲であり、ソースパワーは約４００Ｗ〜１０００Ｗの範囲、バイアスパワーは約１００Ｗ〜４００Ｗの範囲で印加する。また、エッチングガスは、塩素系ガスと臭素系ガスとの混合ガスに、少量のＯ２ガスを添加させたものである。塩素系ガスとしては、Ｃｌ２を約３０ｓｃｃｍ〜１００ｓｃｃｍの範囲の流量で供給し、臭素系ガスとしては、ＨＢｒを約３０ｓｃｃｍ〜１００ｓｃｃｍの範囲の流量で供給し、Ｏ２ガスは、塩素系ガス及び臭素系ガスに比べて相対的に少量で供給する。例えば、Ｏ２ガスは、多くとも３０ｓｃｃｍ以下の流量で供給する。
このような一連の処理により、第１トレンチパターン３７Ａと第２トレンチパターン３７Ｂとからなるトレンチパターンが形成される。ここで、第１ポリシリコンハードマスクパターン３４Ｂの一部は除去され、一部は残留する。当該残留する第１ポリシリコンハードマスクパターン３４Ｂを、「第２ポリシリコンハードマスクパターン３４Ｃ」と称する。
一方、第２トレンチパターン３７Ｂを形成した後、第２ポリシリコンハードマスクパターン３４Ｃ、第１トレンチパターン３７Ａ、及び酸化膜ハードマスクパターン３３Ａの各側壁を除く残りの全ての領域上のスペーサ３８Ａは、全て除去され、存在しなくなる。したがって、スペーサ３８Ａは、第１トレンチパターン３７Ａ、第２ポリシリコンハードマスクパターン３４Ｃ、及び酸化膜ハードマスクパターン３３Ａの各側壁にのみ残留する。
次に、図３Ｆに示すように、スペーサ３８Ａをバリアとして、第２トレンチパターン３７Ｂの底面部を等方性エッチングしてバルブパターン３７Ｃを形成する。図３Ｆ中の符号「３１Ｃ」は、パターニングされたこの状態の基板（第３基板と称する）を表す。
バルブパターン３７Ｃを形成するための等方性エッチングは、ＴＣＰ型の装置において、約２．６７Ｐａ〜１３．３Ｐａ（２０ｍＴｏｒｒ〜１００ｍＴｏｒｒ）の範囲の圧力雰囲気で、約５００Ｗ〜１５００Ｗの範囲のソースパワーを印加して行う。更に、等方性エッチングは、ファラデーシールドが搭載されたＩＣＰ型、ＭＤＳ（Ｍｉｃｒｏｗａｖｅ Ｄｏｗｎ Ｓｔｒｅａｍ）型、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）型、又はヘリカル型のプラズマソースを用いるエッチング装置において、約３００Ｗ〜３０００Ｗの範囲のパワーを印加して行うこともできる。
このような等方性エッチング時のエッチングガスは、ＣＦ４、Ｈｅ、及びＯ２が混合された混合ガス（ＣＦ４／Ｈｅ／Ｏ２と記す）を用いる。
まず、ＴＣＰ型のプラズマソースを用いる装置の場合には、約３０ｓｃｃｍ〜８０ｓｃｃｍ／約５０ｓｃｃｍ〜３００ｓｃｃｍ／約１０ｓｃｃｍ〜５０ｓｃｃｍの割合でＣＦ４、Ｈｅ、Ｏ２を混合して使用する。このとき、ＣＦ４及びＯ２ガスは、通常、パターニングされた第２基板３１Ｂをエッチングすると同時に、エッチングされた表面を酸化させる特性がある。
また、ファラデーシールドが搭載されたＩＣＰ型、ＭＤＳ型、ＥＣＲ型、又はヘリカル型のプラズマソースを用いるエッチング装置の場合には、混合ガスのＣＦ４／Ｈｅ／Ｏ２の流量比を約１２：１００：３０の割合で使用する。
上記のような等方性エッチングがケミカルドライエッチング特性を有することから、バルブパターン３７Ｃは、第１トレンチパターン３７Ａ及び第２トレンチパターン３７Ｂとは異なり、丸い形状（以下、ラウンド形状と記す）に形成される。また、等方性エッチング時、混合ガスのＣＦ４／Ｈｅ／Ｏ２の流量の割合を調整することにより、パターニングされた第２基板３１Ｂはエッチングされると同時に、その表面のプラズマ酸化が行われる。
例えば、バルブパターン３７Ｃの形成のために、パターニングされた第２基板３１Ｂを約３００Å〜５００Åの範囲の厚さエッチングすると、そのエッチングと同時に、第１トレンチパターン３７Ａとバルブパターン３７Ｃとをつなぐ第２トレンチパターン３７Ｂの表面でプラズマ酸化が発生し、酸化膜３９が形成される。このように酸化膜３９が形成されると、第２トレンチパターン３７Ｂの側壁は、ラウンドされる（図３Ｆの‘Ｒ’参照）。以下、ラウンド処理された第２トレンチパターンを、「ラウンドされた第２トレンチパターン３７Ｄ」と称する。
ラウンドされた第２トレンチパターン３７Ｄを形成するための酸化膜３９は、次のような方法によっても形成することができる。
即ち、バルブパターン３７Ｃを形成するためのエッチングを行う前に、酸化膜３９を形成することもできる。このとき、ファラデーシールドが搭載されたＩＣＰ型、ＭＤＳ型、ＥＣＲ型、又はヘリカル型のプラズマソースを用いるエッチング装置において、ＣＦ４／Ｈｅ／Ｏ２を約１：１０：２５０の流量の割合で混合し、プラズマ酸化処理を行う。こうすると、第２トレンチパターン３７Ｂの側壁の結晶構造のシリコン（Ｓｉ）が酸化され、約２０Å以下の厚さ（約５Å〜２０Åの範囲）の酸化膜３９が形成される。すなわち、ＣＦ４／Ｈｅ／Ｏ２を、約１：１０：２５０の割合で混合すると、等方性エッチングに比べ、主にプラズマ酸化が発生するため、酸化膜３９が先に形成され、第２トレンチパターン３７Ｂの側壁がラウンドされて、ラウンドされた第２トレンチパターン３７Ｄが形成される。その後、前述した等方性エッチングの条件でエッチングを行うと、バルブパターン３７Ｃが形成される。
上述したように、酸化膜３９の形成を通じて、第２トレンチパターン３７Ｂの側壁をラウンドさせ、ラウンドされた第２トレンチパターン３７Ｄを形成すると、第１トレンチパターン３７Ａとバルブパターン３７Ｃとの接続部分で発生した突起が除去され、これにより、ゲートリークのような問題を防止することができる。
第１トレンチパターン３７Ａ、バルブパターン３７Ｃ、及びラウンドされた第２トレンチパターン３７Ｄは、「バルブ型リセスパターン１００」を形成する。
一方、バルブパターン３７Ｃを形成するためのエッチング時、ＣＦ４／Ｈｅ／Ｏ２の混合ガスに、シリコンエッチングガスであるＣｌ２又はＨＢｒをＣＦ４の１／３〜１／５の割合で添加することができる。その場合、バルブ型リセスパターン１００の内部及び外部のエッチング損失を引き起こさずに、スペーサ３８Ａに対して高い選択比を有し、かつ歪みのないバルブパターン３７Ｃを形成することができる。これにより、バルブパターン３７Ｃの均一性を一層確保することができる。
このようなバルブパターン３７Ｃの形成時、第２ポリシリコンハードマスクパターン３４Ｃは、全て除去され、存在しなくなる。このとき、第２ポリシリコンハードマスクパターン３４Ｃの下にある酸化膜ハードマスクパターン３３Ａは、バルブパターン３７Ｃの形成時のエッチングがパターニングされた第２基板３１Ｂの表面を損傷することを防止する。
次に、図３Ｇに示すように、フッ酸（ＨＦ）溶液のようなケミカルを用いる等方性ウェットエッチングを洗浄処理として行い、酸化物質からなるスペーサ３８Ａ、酸化膜３９、及び酸化膜ハードマスクパターン３３Ａを除去する。ここで、スペーサ３８Ａ、ラウンドされた第２トレンチパターン３７Ｄ、及び酸化膜ハードマスクパターン３３Ａは、酸化物で形成する場合を例示しているが、スペーサ３８Ａ、ラウンドされた第２トレンチパターン３７Ｄ、及び酸化膜ハードマスクパターン３３Ａは、実質的に同一又は類似のエッチング特性を有する他の種類の物質で形成することもできる。
次に、図３Ｈに示すように、バルブ型リセスパターン１００を含むパターニングされた第３基板３１Ｃ上にゲート絶縁膜４０を蒸着する。そして、ゲート絶縁膜４０上にゲート導電膜とゲート金属膜とを蒸着し、バルブ型リセスパターン１００を完全に埋め込む。ゲートパターニング処理によって、パターニングされたゲート導電膜４１とパターニングされたゲート金属膜４２とを形成する。ゲート導電膜４１はポリシリコン膜を含み、ゲート金属膜４２はタングステン（ｗ）を含む。これにより、ゲート絶縁膜４０上に、パターニングされたゲート導電膜４１とパターニングされたゲート金属膜４２とが積層されたバルブ型リセスゲートＲＧが形成される。
上述した実施の形態において、第１トレンチパターンの形成後、第２トレンチパターンを形成せずに等方性エッチング又はプラズマ酸化を直接行うこともできるが、この場合には、ラウンド効果が発生しにくいだけでなく、突起が過度に発生するという短所がある。したがって、好ましくは、第２トレンチパターンの形成後、等方性エッチングによりバルブパターンを形成するか、第２トレンチパターンの形成後、プラズマ酸化を行うと同時に、バルブパターンを形成することにより、突起の発生を抑制する。
上述のように、本発明は、バルブ型リセスパターン１００を形成することによってチャネル長を増大させているので、半導体素子を高集積化しても、短チャネル長の問題の発生を防止することができる。
また、第１トレンチパターン３７Ａとバルブパターン３７Ｃとの接続部分３７Ｂをラウンド処理することにより、突起の発生を防止し、ゲートリークのような問題を防止することができる。
更に、バルブパターンの形成時に用いられるＣＦ４／Ｈｅ／Ｏ２の混合ガスに、シリコンエッチングガスであるＣｌ２又はＨＢｒガスを添加することにより、バルブパターンの形状をより均一に形成することができる。
本発明は、バルブ型リセスのバルブパターンを形成する等方性エッチングの時、このエッチングと同時に、プラズマ酸化が行われ、第１トレンチパターンとバルブパターンとの接続部分をラウンドさせることにより、突起に起因するリーク電流を防止することができるという効果がある。
また、リセスゲートのチャネル長の増大及びイオンのドーピング濃度の減少が得られるため、素子のリフレッシュ特性を大きく改善することができるという効果がある。
更に、設計ルールの確保に伴い、工程マージンの最大化が可能なため、論理回路を含む半導体素子の高集積化、歩留まりの向上、及び製造コストの低減を実現できるという効果がある。
以上では、本発明を特定の実施の形態によって説明したが、本発明は上記した特定の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来技術に係る半導体素子のリセスゲートの製造方法を説明するための断面図である。 従来技術に係る半導体素子のリセスゲートの製造方法を説明するための断面図である。 従来技術に係る問題を示すＴＥＭ写真である。 従来技術に係る問題を示すＴＥＭ写真である。 本発明の一実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための断面図である。 本発明の一実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための断面図である。 本発明の一実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための断面図である。 本発明の一実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための断面図である。 本発明の一実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための断面図である。 本発明の一実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための断面図である。 本発明の一実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための断面図である。 本発明の一実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための断面図である。
符号の説明
３１ 半導体基板
３１Ａ パターニングされた第１基板
３１Ｂ パターニングされた第２基板
３１Ｃ パターニングされた第３基板
３２ 素子分離構造
３３ ハードマスク用酸化膜（パッド酸化膜）
３３Ａ 酸化膜ハードマスクパターン
３４ ハードマスク用ポリシリコン膜
３４Ａ ポリシリコンハードマスクパターン
３４Ｂ 第１ポリシリコンハードマスクパターン
３４Ｃ 第２ポリシリコンハードマスクパターン
３５ 反射防止膜
３５Ａ 反射防止膜パターン
３６ フォトレジストパターン
３７Ａ 第１トレンチパターン
３７Ｂ 第２トレンチパターン
３７Ｃ バルブパターン
３７Ｄ ラウンドされた第２トレンチパターン
３８Ａ スペーサ
３９ 酸化膜
４０ ゲート絶縁膜
４１ パターニングされたゲート導電膜
４２ パターニングされたゲート金属膜
１００ バルブ型リセスパターン

Claims (19)

  1. 基板をエッチングして第１トレンチパターンを形成するステップと、
    該第１トレンチパターンの側壁にスペーサを形成するステップと、
    該スペーサをエッチングバリアとして、前記第１トレンチパターンの底面部をエッチングして第２トレンチパターンを形成するステップと、
    等方性エッチングにより、前記第２トレンチパターンの側壁をラウンドさせると同時に、バルブパターンを形成するステップと、
    前記第１トレンチパターン、ラウンドされた前記第２トレンチパターン、及び前記バルブパターンからなるバルブ型リセスパターン上にリセスゲートを形成するステップと、を含むことを特徴とする半導体素子の製造方法。
  2. 前記等方性エッチングが、
    ＣＦ４、Ｈｅ、及びＯ２の混合ガスを用いて行われることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記混合ガスにおいて、
    前記ＣＦ４、Ｈｅ、及びＯ２ガスの流量を、それぞれ３０ｓｃｃｍ〜８０ｓｃｃｍ、５０ｓｃｃｍ〜３００ｓｃｃｍ、１０ｓｃｃｍ〜５０ｓｃｃｍの範囲内とすることを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記混合ガスにおいて、
    前記ＣＦ４、Ｈｅ、及びＯ２を、１２：１００：３０の割合で混合することを特徴とする請求項２に記載の半導体素子の製造方法。
  5. 前記等方性エッチングが、
    ＴＣＰ型、ファラデーシールドが搭載されたＩＣＰ型、ＭＤＳ型、ＥＣＲ型、及びヘリカル型からなるグループの中から選択されるいずれか１つの型のプラズマソースを用いるエッチング装置で行われることを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 前記ＴＣＰ型のプラズマソースを用いる前記等方性エッチングが、
    ２．６７Ｐａ〜１３．３Ｐａの範囲の圧力雰囲気で、５００Ｗ〜１５００Ｗの範囲のソースパワーを印加して行われることを特徴とする請求項５に記載の半導体素子の製造方法。
  7. ＣＦ４、Ｈｅ、及びＯ２の前記混合ガスに、前記ＣＦ４の１／３〜１／５の割合でＣｌ２又はＨＢｒを更に添加することを特徴とする請求項２に記載の半導体素子の製造方法。
  8. 基板の所定領域を露出させたハードマスクパターンを形成するステップと、
    該ハードマスクパターンをエッチングバリアとして、前記基板をエッチングして第１トレンチパターンを形成するステップと、
    該第１トレンチパターンの側壁にスペーサを形成するステップと、
    該スペーサをエッチングバリアとして、前記第１トレンチパターンの底面部をエッチングして第２トレンチパターンを形成するステップと、
    プラズマ酸化により、前記第２トレンチパターンの側壁をラウンドさせるステップと、
    ラウンドされた該第２トレンチパターンにより、前記第１トレンチパターンに接続されるバルブパターンを形成するステップと、
    前記第１トレンチパターン、ラウンドされた前記第２トレンチパターン、及び前記バルブパターンからなるバルブ型リセスパターン上にリセスゲートを形成するステップと、を含むことを特徴とする半導体素子の製造方法。
  9. 前記プラズマ酸化が、
    ＣＦ４、Ｈｅ、及びＯ２の混合ガスを用いて行われることを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記プラズマ酸化が、
    前記ＣＦ４、Ｈｅ、及びＯ２を、１：１０：２５０の割合で混合して行われることを特徴とする請求項９に記載の半導体素子の製造方法。
  11. 前記プラズマ酸化が、
    ファラデーシールドが搭載されたＩＣＰ型、ＭＤＳ型、ＥＣＲ型、及びヘリカル型からなるグループの中から選択される何れか１つの型のプラズマソースを用いるエッチング装置で行われることを特徴とする請求項８に記載の半導体素子の製造方法。
  12. 前記第１トレンチパターン及び前記第２トレンチパターンが、垂直形状の側壁を有することを特徴とする請求項１又は８に記載の半導体素子の製造方法。
  13. 前記第１トレンチパターンの幅が、前記第２トレンチパターンよりも大きく、前記第１トレンチパターンの深さが、前記第２トレンチパターンよりも深いことを特徴とする請求項１２に記載の半導体素子の製造方法。
  14. 前記第１トレンチパターンを形成する前記ステップ及び前記第２トレンチパターンを形成する前記ステップが、
    Ｃｌ２とＨＢｒガスとの混合ガスに、Ｏ２ガスを更に添加して行われるステップであることを特徴とする請求項１又は８に記載の半導体素子の製造方法。
  15. 前記Ｃｌ２の流量を３０ｓｃｃｍ〜１００ｓｃｃｍの範囲内、前記ＨＢｒの流量を３０ｓｃｃｍ〜１００ｓｃｃｍの範囲内とすることを特徴とする請求項１４に記載の半導体素子の製造方法。
  16. 前記第１トレンチパターンを形成する前記ステップ及び前記第２トレンチパターンを形成する前記ステップが、
    ＴＣＰ型又はＩＣＰ型の装置において、２．６７Ｐａ〜１０．７Ｐａの範囲の圧力雰囲気で、４００Ｗ〜１０００Ｗの範囲内のソースパワー、１００Ｗ〜４００Ｗの範囲内のバイアスパワーを印加して行われることを特徴とする請求項１４に記載の半導体素子の製造方法。
  17. 前記スペーサが、酸化物で形成されることを特徴とする請求項１又は８に記載の半導体素子の製造方法。
  18. 前記バルブパターンの形成後、前記スペーサを除去するための洗浄ステップを更に含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
  19. 前記基板をエッチングして前記第１トレンチパターンを形成する前記ステップが、ハードマスクパターンを用いるステップであり、
    当該ハードマスクパターンが、酸化膜とポリシリコン膜との積層で形成されることを特徴とする請求項１又は８に記載の半導体素子の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014209622A (ja) * 2013-04-05 2014-11-06 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 半導体製造用の内部プラズマグリッドの適用
US10134605B2 (en) 2013-07-11 2018-11-20 Lam Research Corporation Dual chamber plasma etcher with ion accelerator
US10224221B2 (en) 2013-04-05 2019-03-05 Lam Research Corporation Internal plasma grid for semiconductor fabrication
WO2019239991A1 (ja) * 2018-06-15 2019-12-19 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
JP2020096131A (ja) * 2018-12-14 2020-06-18 新日本無線株式会社 電子デバイスの製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7858476B2 (en) * 2006-10-30 2010-12-28 Hynix Semiconductor Inc. Method for fabricating semiconductor device with recess gate
US7572704B2 (en) * 2006-12-27 2009-08-11 Hynix Semiconductor Inc. Method for forming metal pattern and method for forming gate electrode in semiconductor device using the same
US9190495B2 (en) * 2008-09-22 2015-11-17 Samsung Electronics Co., Ltd. Recessed channel array transistors, and semiconductor devices including a recessed channel array transistor
US8071481B2 (en) 2009-04-23 2011-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming highly strained source/drain trenches
KR101585214B1 (ko) * 2009-09-03 2016-01-13 삼성전자주식회사 리세스 형성 방법 및 이를 포함하는 반도체 소자의 형성 방법
US9117759B2 (en) * 2011-08-10 2015-08-25 Micron Technology, Inc. Methods of forming bulb-shaped trenches in silicon
CN103367399B (zh) * 2012-03-31 2016-03-16 中芯国际集成电路制造(上海)有限公司 晶体管及晶体管的形成方法
US8659079B2 (en) * 2012-05-29 2014-02-25 Nanya Technology Corporation Transistor device and method for manufacturing the same
KR101382328B1 (ko) * 2012-11-01 2014-04-08 현대자동차 주식회사 반도체 소자 및 그 제조 방법
KR20150062487A (ko) * 2013-11-29 2015-06-08 삼성전자주식회사 이미지 센서
CN114093942B (zh) * 2020-07-30 2024-05-28 中国科学院微电子研究所 一种半导体结构、其制造方法及dram

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61266584A (ja) * 1985-05-22 1986-11-26 Tokuda Seisakusho Ltd ドライエツチング方法
JPH0414868A (ja) * 1990-05-09 1992-01-20 Hitachi Ltd 半導体記憶装置とその製造方法
JP2000269485A (ja) * 1999-03-18 2000-09-29 Hyundai Electronics Ind Co Ltd 半導体素子およびその製造方法
JP2001244325A (ja) * 2000-02-28 2001-09-07 Denso Corp 半導体装置の製造方法及び絶縁ゲート型パワー素子
JP2002025978A (ja) * 2000-06-27 2002-01-25 Promos Technologies Inc 半導体装置用ボトル型ディープトレンチの製造方法
JP2003229479A (ja) * 2002-01-31 2003-08-15 Fuji Electric Co Ltd 半導体装置の製造方法
JP2006190947A (ja) * 2004-12-29 2006-07-20 Hynix Semiconductor Inc リセスゲート及びそれを備えた半導体装置の製造方法
JP2006210913A (ja) * 2005-01-31 2006-08-10 Hynix Semiconductor Inc ステップゲートを有する半導体素子及びその製造方法
JP2006310749A (ja) * 2005-04-29 2006-11-09 Hynix Semiconductor Inc 半導体素子のトランジスタ製造方法
JP2007250855A (ja) * 2006-03-16 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6132569A (ja) 1984-07-25 1986-02-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
DE3809218C2 (de) * 1987-03-20 1994-09-01 Mitsubishi Electric Corp Halbleitereinrichtung mit einem Graben und Verfahren zum Herstellen einer solchen Halbleitereinrichtung
US6171510B1 (en) * 1997-10-30 2001-01-09 Applied Materials Inc. Method for making ink-jet printer nozzles
US5892252A (en) * 1998-02-05 1999-04-06 Motorola, Inc. Chemical sensing trench field effect transistor and method for same
US6018174A (en) * 1998-04-06 2000-01-25 Siemens Aktiengesellschaft Bottle-shaped trench capacitor with epi buried layer
US6232171B1 (en) * 1999-01-11 2001-05-15 Promos Technology, Inc. Technique of bottle-shaped deep trench formation
JP3457236B2 (ja) * 1999-11-05 2003-10-14 茂徳科技股▲ふん▼有限公司 深いトレンチキャパシター蓄積電極の製造方法
TW506079B (en) * 2000-02-17 2002-10-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
US6989108B2 (en) * 2001-08-30 2006-01-24 Micron Technology, Inc. Etchant gas composition
US6673714B2 (en) * 2002-04-25 2004-01-06 Hewlett-Packard Development Company, L.P. Method of fabricating a sub-lithographic sized via
KR100558544B1 (ko) * 2003-07-23 2006-03-10 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법
KR100566303B1 (ko) 2003-12-15 2006-03-30 주식회사 하이닉스반도체 리세스된 게이트 전극 형성 방법
US7370515B2 (en) * 2004-06-21 2008-05-13 Veeco Instruments Inc. Probes for use in scanning probe microscopes and methods of fabricating such probes
US20060113590A1 (en) * 2004-11-26 2006-06-01 Samsung Electronics Co., Ltd. Method of forming a recess structure, recessed channel type transistor and method of manufacturing the recessed channel type transistor
US7560359B2 (en) * 2004-11-26 2009-07-14 Samsung Electronics Co., Ltd. Methods of forming asymmetric recesses and gate structures that fill such recesses and related methods of forming semiconductor devices that include such recesses and gate structures
KR20060079331A (ko) 2004-12-30 2006-07-06 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 형성 방법
US20060218680A1 (en) * 2005-03-28 2006-09-28 Bailey Andrew D Iii Apparatus for servicing a plasma processing system with a robot
US20070020890A1 (en) * 2005-07-19 2007-01-25 Applied Materials, Inc. Method and apparatus for semiconductor processing
JP2007035823A (ja) * 2005-07-26 2007-02-08 Elpida Memory Inc トレンチ形成方法、半導体装置の製造方法および半導体装置
KR100696382B1 (ko) * 2005-08-01 2007-03-19 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100700332B1 (ko) * 2005-11-01 2007-03-29 주식회사 하이닉스반도체 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100628378B1 (ko) * 2005-11-10 2006-09-27 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100733446B1 (ko) * 2005-11-16 2007-06-29 주식회사 하이닉스반도체 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100744658B1 (ko) * 2005-11-29 2007-08-01 주식회사 하이닉스반도체 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100799121B1 (ko) * 2005-12-22 2008-01-29 주식회사 하이닉스반도체 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100772562B1 (ko) * 2005-12-28 2007-11-02 주식회사 하이닉스반도체 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법
US7492005B2 (en) * 2005-12-28 2009-02-17 Alpha & Omega Semiconductor, Ltd. Excessive round-hole shielded gate trench (SGT) MOSFET devices and manufacturing processes
US7608195B2 (en) * 2006-02-21 2009-10-27 Micron Technology, Inc. High aspect ratio contacts
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
KR100753083B1 (ko) * 2006-04-28 2007-08-31 주식회사 하이닉스반도체 반도체소자의 리세스채널 형성 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61266584A (ja) * 1985-05-22 1986-11-26 Tokuda Seisakusho Ltd ドライエツチング方法
JPH0414868A (ja) * 1990-05-09 1992-01-20 Hitachi Ltd 半導体記憶装置とその製造方法
JP2000269485A (ja) * 1999-03-18 2000-09-29 Hyundai Electronics Ind Co Ltd 半導体素子およびその製造方法
JP2001244325A (ja) * 2000-02-28 2001-09-07 Denso Corp 半導体装置の製造方法及び絶縁ゲート型パワー素子
JP2002025978A (ja) * 2000-06-27 2002-01-25 Promos Technologies Inc 半導体装置用ボトル型ディープトレンチの製造方法
JP2003229479A (ja) * 2002-01-31 2003-08-15 Fuji Electric Co Ltd 半導体装置の製造方法
JP2006190947A (ja) * 2004-12-29 2006-07-20 Hynix Semiconductor Inc リセスゲート及びそれを備えた半導体装置の製造方法
JP2006210913A (ja) * 2005-01-31 2006-08-10 Hynix Semiconductor Inc ステップゲートを有する半導体素子及びその製造方法
JP2006310749A (ja) * 2005-04-29 2006-11-09 Hynix Semiconductor Inc 半導体素子のトランジスタ製造方法
JP2007250855A (ja) * 2006-03-16 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN6013000120; Ｊ．Ｙ．Ｋｉｍ　ｅｔ　ａｌ．: 'Ｓ-ＲＣＡＴ（Ｓｐｈｅｒｅ-ｓｈａｐｅｄ-Ｒｅｃｅｓｓ-Ｃｈａｎｎｅｌ-Ａｒｒａｙ　Ｔｒａｎｓｉｓｔｏｒ）Ｔｅｃｈｎｏｌｏｇｙ　ｆｏｒ　７０ｎｍ　ＤＲＡＭ　ｆｅａｔｕｒｅ　ｓｉｚｅ　ａｎｄ　ｂｅｙｏｎ' ２００５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ , 20050614, ｐｐ．３４-３５, ＩＥＥＥ *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014209622A (ja) * 2013-04-05 2014-11-06 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 半導体製造用の内部プラズマグリッドの適用
US10224221B2 (en) 2013-04-05 2019-03-05 Lam Research Corporation Internal plasma grid for semiconductor fabrication
US11171021B2 (en) 2013-04-05 2021-11-09 Lam Research Corporation Internal plasma grid for semiconductor fabrication
US10134605B2 (en) 2013-07-11 2018-11-20 Lam Research Corporation Dual chamber plasma etcher with ion accelerator
WO2019239991A1 (ja) * 2018-06-15 2019-12-19 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
JP2019220508A (ja) * 2018-06-15 2019-12-26 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
JP2020096131A (ja) * 2018-12-14 2020-06-18 新日本無線株式会社 電子デバイスの製造方法
JP7156690B2 (ja) 2018-12-14 2022-10-19 日清紡マイクロデバイス株式会社 電子デバイスの製造方法

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