CN100536078C - 制造含有凹陷栅极的半导体器件的方法 - Google Patents

制造含有凹陷栅极的半导体器件的方法 Download PDF

Info

Publication number
CN100536078C
CN100536078C CNB2007101452896A CN200710145289A CN100536078C CN 100536078 C CN100536078 C CN 100536078C CN B2007101452896 A CNB2007101452896 A CN B2007101452896A CN 200710145289 A CN200710145289 A CN 200710145289A CN 100536078 C CN100536078 C CN 100536078C
Authority
CN
China
Prior art keywords
channel patterns
forms
patterns
etching
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2007101452896A
Other languages
English (en)
Other versions
CN101154579A (zh
Inventor
赵瑢泰
刘载善
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN101154579A publication Critical patent/CN101154579A/zh
Application granted granted Critical
Publication of CN100536078C publication Critical patent/CN100536078C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种制造半导体器件的方法，包括：蚀刻衬底以形成第一沟槽图案；在第一沟槽图案的侧壁上形成隔离物；利用该隔离物作为阻挡层蚀刻第一沟槽图案的底部，以形成第二沟槽图案；在第二沟槽图案上实施各向同性蚀刻以圆化第二沟槽图案的侧壁并形成球形图案；以及在包括第一沟槽图案、圆化的第二沟槽图案和球形图案的凹陷图案上形成栅极。

Description

制造含有凹陷栅极的半导体器件的方法
相关申请
本发明要求享有于2006年9月28日提交的韩国专利申请No.10-2006-0095165的优先权，并通过引用将其全文并入。
技术领域
本发明涉及制造半导体器件的方法，更具体而言，涉及制造半导体器件的凹陷栅极的方法。
背景技术
在通过在平坦的有源区上形成栅极而形成平面栅极互连线的典型方法中，现有半导体器件的大规模集成导致沟道长度减少，但注入掺杂浓度增加。因此，由于电场增加，产生结漏电流，因此，确保满意的器件刷新特性变得困难。
已提出了三维凹陷栅极工艺以克服上述限制。此三维凹陷栅极工艺蚀刻衬底以形成凹陷，然后，在该凹陷上形成栅极。如果应用该凹陷栅极工艺，则可增加沟道长度并且可减少离子掺杂浓度。因此，可大大改善器件的刷新特性。
图1A和1B说明制造半导体器件的凹陷栅极的典型方法。如图1A所示，在衬底11的特定部分中形成隔离结构12以限定有源区13。
蚀刻衬底11的有源区13以形成多个球形凹陷14。每个球形凹陷14包括形成为垂直图案14A的第一部分和形成为球图案14B的第二部分。在有关形成球图案14B的更详细说明中，形成垂直图案14A，然后，在此垂直图案14A的侧壁上形成包括氧化物基材料的多个隔离物15。利用隔离物15作为蚀刻阻挡层实施凹陷蚀刻工艺以得到球图案14B。
如图1B所示，移除在垂直图案14A的侧壁上形成的衬垫氧化物层(未图示)和隔离物15。在包括球形凹陷14的衬底11上形成栅极绝缘层16。形成用于栅极导电层的多晶硅层17和栅极金属层18以突出高于栅极绝缘层16，同时填充凹陷14。因此，形成多个凹陷栅极RG。
由于在蚀刻球图案14B期间，在垂直图案14A的侧壁上形成的隔离物15用作蚀刻阻挡层，因此在各向异性蚀刻过程中，可在垂直图案14A和球图案14B之间的部分上形成以附图标记“A”表示的角(见图1)。
图2A和2B为说明在制造凹陷栅极的典型方法期间所产生的局限的透射电子显微镜(TEM)图。如图2A所示形成球形凹陷24。虽然未图示，但附图标记21、22和23分别表示衬底、隔离结构和有源区。如图2B所示，在形成球图案24B的各向异性蚀刻过程中，使用在球图案24A的侧壁上形成的隔离物绝缘层25作为阻挡层，在球形凹陷24的垂直图案24A和球图案24B之间的部分上可产生以附图标记“B”表示的角。
角“B”可能降低后续栅极绝缘层的特性。角“B”变成应力集中的部分，因而成为泄漏源(leakage source)。因此，会减少器件的良品率。
发明内容
本发明的实施方案提供制造半导体器件的凹陷栅极的方法，其可通过圆化球形凹陷栅极中垂直图案和球图案之间的部分来降低栅极绝缘层中的漏电流的产生和性能下降。
根据本发明的一个方面，提供一种制造半导体器件的方法。该方法包括蚀刻衬底以形成第一沟槽图案，在第一沟槽图案的侧壁上形成隔离物，使用该隔离物作为阻挡层蚀刻第一沟槽图案的底部以形成第二沟槽图案，对第二沟槽图案实施各向同性蚀刻以使第二沟槽图案的侧壁圆化并且形成球图案，以及在包括第一沟槽图案、圆化的第二沟槽图案和球图案的凹陷图案上形成栅极。
根据本发明的另一方面，提供一种制造半导体器件的方法。该方法包括蚀刻衬底以形成第一沟槽图案，在第一沟槽图案的侧壁上形成隔离物，使用该隔离物作为阻挡层蚀刻第一沟槽图案的底部以形成第二沟槽图案，对第二沟槽图案的表面实施等离子体氧化，使得第二沟槽图案的侧壁圆化，形成通过圆化的第二沟槽图案连接至第一沟槽图案的球图案，以及在包括第一沟槽图案、圆化的第二沟槽图案和球图案的凹陷图案上形成栅极。
附图说明
图1A和1B图示说明制造半导体器件的凹陷栅极的典型方法；
图2A和2B图示说明由于应用制造凹陷栅极的典型方法所导致的局限的透射电子显微镜(TEM)图。
图3A～3H图示说明根据本发明的实施方案制造凹陷栅极的方法。
具体实施方式
图3A～3H图示说明根据本发明的实施方案制造凹陷栅极的方法。如图3A所示，通过浅沟槽隔离(STI)工艺在半成品衬底31的特定部分中形成隔离结构32。在所述半成品衬底31上形成用于硬掩模的多晶硅层34。在STI工艺期间使用的衬垫氧化物层保留在多晶硅层34下方。衬垫氧化物层称为为用于硬掩模的氧化物层33。
在多晶硅层34上形成抗反射涂层35，并在反射涂层35的特定部分上形成光刻胶图案36。
如图3B所示，使用光刻胶图案36作为蚀刻阻挡层来蚀刻抗反射涂层35、多晶硅层34和氧化物层33，以暴露半成品衬底31的表面。抗反射涂层35、多晶硅层34和氧化物层33的蚀刻包括使用变压器耦合等离子体(TCP)或电感耦合等离子体(ICP)型源。注入氯基气体，然后施加源功率和偏压功率。例如，氯基气体包括Cl2气体。因此，形成氧化物硬掩模图案33A、多晶硅硬掩模图案34A和抗反射涂层图案35A。以这种方式，硬掩模图案包含氧化物层和多晶硅层的堆叠结构。
如图3C所示，移除光刻胶图案36。当移除光刻胶图案36时，也移除了大部分抗反射涂层图案35A。在使用多晶硅硬掩模图案34A的后续蚀刻过程中，完全移除可能残留的抗反射涂层图案35A。利用多晶硅硬掩模图案34A蚀刻半成品衬底31以形成第一沟槽图案37A。该第一沟槽图案具有垂直侧壁剖面。附图标记31A表示第一图案化衬底。
使用TCP或ICP型源在蚀刻机(etcher)上实施蚀刻过程以形成第一沟槽图案37A。形成第一沟槽图案37A的蚀刻过程包括使用约20mTorr～约80mTorr的压力，约400W～约1000W的源功率，以及约100W～约400W的偏压功率。小流量的氧(O2)气体加入到含有氯基气体和溴基气体的气体混合物中作为蚀刻气体。所述氯基气体包括流量约30sccm～约100sccm的Cl2。所述溴基气体包括流量约30sccm～约100sccm的溴化氢(HBr)。所述O2气体流量低于氯基气体和溴基气体的流量。例如，O2以小于约30sccm的流量流动。
第一沟槽图案37A对应于在最后形成的各球形凹陷图案的上部，其中所述第一沟槽图案37A的侧壁形成为垂直剖面的。可针对待形成的各球形凹陷图案的类型而限定第一沟槽图案37A的深度。当形成第一沟槽图案37A时，部分多晶硅硬掩模图案34A被移除。因此，多晶硅硬掩模图案34A的剩余部分称为第一多晶硅硬掩模图案，以附图标记34B表示。
如图3D所示，在包括第一多晶硅硬掩模图案34B的所得结构的上部上形成隔离物层38。隔离物层38在约500℃～约700℃的温度下形成约
Figure C20071014528900081
～约
Figure C20071014528900082
的厚度。隔离物层38包括氧化物基材料。
隔离物层38包括氧化物基材料的原因是因为在形成球形凹陷后，可通过湿蚀刻过程同时移除在STI工艺后剩余的衬垫氧化物层和隔离物层38。因此，使用隔离物层38以简化工艺。
干蚀刻隔离物层38以在第一沟槽图案37A的侧壁上形成多个隔离物38A。在利用TCP和ICP型源中的一种的蚀刻机中，使用O2气体以及包括CF基气体和CHF基气体的等离子体混合物来蚀刻所述隔离物层38。例如，CF基气体包括四氟化碳(CF4)，CHF基气体包括三氟甲烷(CHF3)。
如图3E所示，在形成隔离物38A后，蚀刻第一沟槽图案37A暴露的底部至一定厚度。附图标记31B表示第二图案化的衬底。因此，形成第二沟槽图案37B。第二沟槽图案37B的深度小于第一沟槽图案37A的深度，并且第二沟槽图案37B的宽度小于第一沟槽图案37A的宽度。由于基本上以和第一沟槽图案37A相同的结构形成第二沟槽图案37B(也就是，垂直侧壁剖面)，因此得到包括第一沟槽图案37A和第二沟槽图案37B的双沟槽结构。形成第二沟槽图案37B的蚀刻过程称为微双沟槽(SDT)(slightly double trench)蚀刻过程。
在第一沟槽图案37A的底部上实施形成第二沟槽图案37B的蚀刻过程包括使用采用TCP或ICP型源的蚀刻机。使用约20mTorr～约80mTorr的压力、约400W～约1000W的源功率以及约100W～约400W的偏压功率。而且，作为蚀刻气体，O2气体流量低于包括氯基气体和溴基气体的气体混合物的流量。例如，氯基气体包括流量约30sccm～约100sccm的Cl2。溴基气体包括流量约30sccm～约100sccm的HBr。O2气体的流量低于氯基气体和溴基气体的流量。例如，O2的流量小于约30sccm。
通过一系列过程完成包括第一沟槽图案37A和第二沟槽图案37B的上述沟槽型图案。移除部分第一多晶硅硬掩模图案34B。第一多晶硅硬掩模图案34B的剩余部分被称为第二多晶硅硬掩模图案，以附图标记34C表示。
在形成第二图案37B后，移除在除第二多晶硅硬掩模图案34C、氧化物硬掩模图案33A和第一沟槽图案37A之外的部分上形成的隔离物38A。因此，隔离物38A保留在第一沟槽图案37A、第一多晶硅硬掩模34C和氧化物硬掩模图案33A的侧壁上。
如图3F所示，使用隔离物38A作为阻挡层对第二沟槽图案37B的底部实施各向同性蚀刻过程，以形成球图案37C。附图标记31C表示第三图案化衬底。在下列条件下实施所述各向同性蚀刻过程：约20mTorr～约100mTorr的压力；约500W～约1500W的源功率以及使用TCP型源的蚀刻机。而且，所述各向同性蚀刻过程使用约300W～约3000W的功率和蚀刻机来实施，其中所述蚀刻机利用选自TCP型源(其中安装有法拉第屏蔽)、ICP型源、微波下游(MDS)(microwave down stream)型等离子体源和电子回旋共振(ECR)型等离子体源以及螺旋(helical)型等离子体源中的一种。
当使用上述所列蚀刻机中的一种实施各向同性蚀刻过程时，使用包括CF4、He和O2气体的混合气体作为蚀刻气体。在蚀刻机使用TCP型源的情况下，CF4、He和O2气体分别以约30sccm～80sccm的流量、约50sccm～300sccm的流量以及约10sccm～50sccm的流量混合。所述CF4和O2气体蚀刻第二图案化衬底31B，同时氧化被蚀刻的第二图案化衬底31B的表面。在蚀刻机使用ICP型源(其中安装有法拉第屏蔽)、MDS型等离子体源、ECR型等离子体源或螺旋型等离子体源的情况下，CF4、He和O2气体分别以约12份、约100份和约30份的比例混合。
由于各向同性蚀刻过程具有化学干蚀刻特性，球图案37C具有不同于第一和第二沟槽图案37A和37B的剖面的圆形剖面。在各向同性蚀刻过程期间，调整包括CF4、He和O2气体的气体混合物的混合比例以实施等离子体氧化，同时蚀刻第二图案化衬底31B。
例如，如果第二图案化衬底31B被蚀刻至约
Figure C20071014528900091
～约
Figure C20071014528900092
的厚度，以形成球图案37C，则在第一沟槽图案37A和球图案37C之间形成的第二沟槽图案37B的表面上实施等离子体氧化，同时蚀刻第二图案化衬底31B。因此，形成氧化物层39。由于氧化物层39的形成，第二沟槽图案37B的侧壁变得圆化(参考图3F中的附图标记“R”)。此后，具有圆化侧壁的第二沟槽图案称为圆化的第二沟槽图案37D。
可通过下列方法形成氧化物层39以形成圆化的第二沟槽图案37D。在实施蚀刻过程以形成球图案37C之前，利用蚀刻机实施等离子体氧化，其中所述蚀刻机使用选自ICP型源(其中安装有法拉第屏蔽)、MDS型等离子体源、ECR型等离子体源或螺旋型等离子体源中的一种。等离子体氧化还包括使用以约1份CF4∶约10份He∶约250份O2的比例混合的CF4、He和O2的气体混合物。因此，氧化第二沟槽图案37B的侧壁的硅晶体结构，以形成厚度小于约
Figure C20071014528900101
的氧化物层39。例如，氧化物层39的厚度为约～约使用以前述的约1∶10∶250比例混合的CF4、He和O2气体的气体混合物有助于在各向同性蚀刻期间等离子体氧化。因此，首先形成氧化物层39，并且第二沟槽图案37B的侧壁被圆化，形成圆化的第二沟槽图案37D。此后，在上述条件下，通过实施各向同性蚀刻过程形成球图案37C。
如上所述，如果通过氧化物层39的形成来圆化第二沟槽图案37B的侧壁，从而形成圆化的第二沟槽图案37D，则去除可能在第一沟槽图案37A和球图案37C之间的部分上产生的角，从而降低栅极泄漏。第一沟槽图案37A、球图案37C和圆化的第二沟槽图案37D形成球形凹陷结构100。
在形成球图案37C的蚀刻过程期间，将以硅作为蚀刻靶(silicon etchtarget)的含有Cl2或HBr的蚀刻气体加入到含有CF4、He及O2气体的气体混合物中。所述Cl2或HBr气体的流量相当于约五分之一至三分之一的CF4气体流量。因此，可形成对隔离物38A具有高选择性的球图案37C而不导致球形凹陷结构100的内部与外部的蚀刻损失。因此，可确保球图案37C的均匀性。
在形成球图案37C时，第二多晶硅硬掩模图案34C被移除，并因此没有残留。布置在第二多晶硅硬掩模图案34C下的氧化物硬掩模图案33A减少可由形成球图案37C的蚀刻过程导致的第二图案化衬底31B的表面损失。
如图3G所示，利用包括氟化氢(HF)溶液的化学物质来实施诸如各向同性蚀刻过程(例如，湿蚀刻)的清洗过程，以移除氧化物硬掩模图案33A、隔离物38A和氧化物层39。尽管本实施方案中以利用氧化物基材料形成隔离物38A、圆化的第二沟槽图案37D和硬掩模图案33A为例子，但对隔离物38A、圆化的第二沟槽图案37D和硬掩模图案33A而言，可使用表现出基本相同或相似蚀刻特性的其它种类材料。
如图3H所示，在包括球形凹陷结构100的第三图案化衬底31C上形成栅极绝缘层40。在栅极绝缘层40上形成栅极导电层和栅极金属层，填充球形凹陷结构100。所述栅极导电层包括多晶硅层，栅极金属层包括钨。然后，实施栅极图案化过程以得到图案化的栅极导电层41和图案化的栅极金属层42。结果，在在栅极绝缘层40上形成多个球形凹陷栅极RG，每个凹陷栅极RG通过堆叠图案化的栅极导电层41和图案化的栅极金属层42形成。
在上述实施方案中，可在形成第一沟槽图案37A且没有形成第二沟槽图案之后，直接实施各向同性蚀刻或等离子体氧化。然而，在此情况下，圆化第二沟槽图案的侧壁通常是困难的并且过度地产生角。因此，在第二沟槽图案形成后，实施各向同性蚀刻以形成球图案37C或者在各向同性蚀刻之后实施等离子体氧化，以不产生不希望的角。
如上所述，通过球形凹陷结构100的形成而增加沟道长度。因此，半导体器件的大规模集成不会影响沟道长度。圆化在第一沟槽图案37A和球图案37C之间形成的第二沟槽图案37B。结果，不会形成角，从而减少栅极泄漏。此外，在形成球图案37C期间，将包括Cl2或HBr气体的硅蚀刻气体加入到所用的包括CF4、He和O2气体的气体混合物中。因此，更可确保球图案37C的形状。
依照本发明的该实施方案，实施等离子体氧化同时实施各向同性蚀刻以形成球图案。结果，在第一图案和球图案之间形成的第二沟槽图案被圆化，从而减少可能由角导致的漏电流。
可增加凹陷栅极的沟道长度并可降低离子掺杂浓度。因此，可改善器件的刷新特性。此外，可通过确保设计尺寸而使工艺裕度最大化。因此，可增加含有逻辑电路的半导体器件的集成度，并可提高产品的良品率。可降低制造成本。
虽然已参考特定实施方案描述了本发明，但是在不背离所附权利要求中限定的本发明的范围和精神的情况下，可进行各种变化和修改，这对本领域的技术人员而言是显而易见的。

Claims (27)

1.一种制造半导体器件的方法，所述方法包括：
蚀刻衬底以形成第一沟槽图案；
在所述第一沟槽图案的侧壁上形成隔离物；
利用所述隔离物作为阻挡层蚀刻所述第一沟槽图案的底部，以形成第二沟槽图案；
对所述第二沟槽图案实施各向同性蚀刻以圆化所述第二沟槽图案的侧壁并形成球图案；和
在包括所述第一沟槽图案、所述圆化的第二沟槽图案和所述球图案的凹陷图案上形成栅极。
2.根据权利要求1所述的方法，其中利用包括CF4、He和O2气体的混合气体对所述第二沟槽图案实施各向同性蚀刻。
3.根据权利要求2所述的方法，其中CF4的流量为30sccm～80sccm、He的流量为50sccm～300sccm以及O2的流量为10sccm～50sccm。
4.根据权利要求2所述的方法，其中所述CF4、He和O2以12份CF4∶100份He∶30份O2的比例混合。
5.根据权利要求1所述的方法，其中对所述第二沟槽图案实施各向同性蚀刻包括利用选自变压器耦合等离子体(TCP)型源、安装有法拉第屏蔽的电感耦合等离子体(ICP)型源、微波下游(MDS)型等离子体源、电子回旋共振(ECR)型等离子体源以及螺旋型等离子体源的蚀刻机。
6.根据权利要求5所述的方法，其中利用TCP型源实施各向同性蚀刻包括施加20mTorr～100mTorr的压力和500W～1500W的源功率。
7.根据权利要求2所述的方法，其中将氯(Cl2)或溴化氢(HBr)加入所述包括CF4、He和O2的气体混合物中，所述氯(Cl2)或溴化氢(HBr)的流量为CF4流量的1/5～1/3。
8.根据权利要求1所述的方法，其中最初形成的所述第一沟槽图案和第二沟槽图案的每一个均具有垂直侧壁剖面。
9.根据权利要求8所述的方法，其中最初形成的所述第一沟槽图案的宽度大于所述第二沟槽图案的宽度，并且最初形成的所述第一沟槽图案的深度大于所述第二沟槽图案的深度。
10.根据权利要求1所述的方法，其中形成所述第一沟槽图案和所述第二沟槽图案包括使用加入有O2的包括Cl2和HBr的气体混合物。
11.根据权利要求10所述的方法，其中Cl2的流量为30sccm～100sccm，以及HBr的流量为30sccm～100sccm。
12.根据权利要求10所述的方法，其中形成所述第一沟槽图案和所述第二沟槽图案包括应用使用TCP和ICP型源中的一种的蚀刻机、20mTorr～80mTorr的压力、400W～1000W的源功率和100W～400W的偏压功率。
13.根据权利要求1所述的方法，其中所述隔离物含有氧化物基材料。
14.根据权利要求13所述的方法，还包括在形成所述球图案之后实施清洗以去除所述隔离物。
15.根据权利要求1所述的方法，其中蚀刻所述衬底包括使用硬掩模图案作为蚀刻掩模，所述硬掩模图案包括氧化物基材料和多晶硅基材料。
16.一种制造半导体器件的方法，所述方法包括：
蚀刻衬底以形成第一沟槽图案；
在所述第一沟槽图案的侧壁上形成隔离物；
利用所述隔离物作为阻挡层蚀刻所述第一沟槽图案底部，以形成第二沟槽图案；
在所述第二沟槽图案的表面上实施等离子体氧化，以圆化所述第二沟槽图案的侧壁；
形成通过所述圆化的第二沟槽图案连接至所述第一沟槽图案的球图案；和
在包括所述第一沟槽图案、所述圆化的第二沟槽图案和所述球图案的凹陷图案上形成栅极。
17.根据权利要求16所述的方法，其中实施所述等离子体氧化包括使用包括CF4、He和O2的气体混合物。
18.根据权利要求17所述的方法，其中所述CF4、He和O2以1份CF4∶10份He∶250份O2的比例混合。
19.根据权利要求16所述的方法，其中实施所述等离子体氧化包括利用选自安装有法拉第屏蔽的电感耦合等离子体(ICP)型源、微波下游(MDS)型等离子体源、电子回旋共振(ECR)型等离子体源以及螺旋型等离子体源的蚀刻机。
20.根据权利要求16所述的方法，其中最初形成的所述第一沟槽图案和第二沟槽图案的每一个均具有垂直侧壁剖面。
21.根据权利要求20所述的方法，其中最初形成的所述第一沟槽图案的宽度大于所述第二沟槽图案的宽度，并且最初形成的所述第一沟槽图案的深度大于所述第二沟槽图案的深度。
22.根据权利要求16所述的方法，其中形成所述第一沟槽图案和第二沟槽图案包括使用加入有O2的包括C12和HBr的气体混合物。
23.根据权利要求22所述的方法，其中Cl2的流量为30sccm～100sccm，以及HBr的流量为30sccm～100sccm。
24.根据权利要求22所述的方法，其中形成所述第一沟槽图案和第二沟槽图案包括应用使用TCP型源和TCP型源中的一种的蚀刻机、20mTorr～80mTorr的压力、400W～1000W的源功率以及100W～400W的偏压功率。
25.根据权利要求16所述的方法，其中所述隔离物包含氧化物基材料。
26.根据权利要求25所述的方法，还包括在形成所述球图案之后实施清洗以去除所述隔离物。
27.根据权利要求16所述的方法，其中蚀刻所述衬底包括使用硬掩模图案作为蚀刻掩模，所述硬掩模图案包括氧化物基材料和多晶硅基材料。
CNB2007101452896A 2006-09-28 2007-08-21 制造含有凹陷栅极的半导体器件的方法 Expired - Fee Related CN100536078C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020060095165A KR100869359B1 (ko) 2006-09-28 2006-09-28 반도체 소자의 리세스 게이트 제조 방법
KR1020060095165 2006-09-28

Publications (2)

Publication Number Publication Date
CN101154579A CN101154579A (zh) 2008-04-02
CN100536078C true CN100536078C (zh) 2009-09-02

Family

ID=39256141

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007101452896A Expired - Fee Related CN100536078C (zh) 2006-09-28 2007-08-21 制造含有凹陷栅极的半导体器件的方法

Country Status (5)

Country Link
US (1) US7910438B2 (zh)
JP (1) JP2008085341A (zh)
KR (1) KR100869359B1 (zh)
CN (1) CN100536078C (zh)
TW (1) TWI347635B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7858476B2 (en) * 2006-10-30 2010-12-28 Hynix Semiconductor Inc. Method for fabricating semiconductor device with recess gate
US7572704B2 (en) * 2006-12-27 2009-08-11 Hynix Semiconductor Inc. Method for forming metal pattern and method for forming gate electrode in semiconductor device using the same
US9190495B2 (en) * 2008-09-22 2015-11-17 Samsung Electronics Co., Ltd. Recessed channel array transistors, and semiconductor devices including a recessed channel array transistor
US8071481B2 (en) 2009-04-23 2011-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming highly strained source/drain trenches
KR101585214B1 (ko) * 2009-09-03 2016-01-13 삼성전자주식회사 리세스 형성 방법 및 이를 포함하는 반도체 소자의 형성 방법
US9117759B2 (en) 2011-08-10 2015-08-25 Micron Technology, Inc. Methods of forming bulb-shaped trenches in silicon
CN103367399B (zh) * 2012-03-31 2016-03-16 中芯国际集成电路制造(上海)有限公司 晶体管及晶体管的形成方法
US8659079B2 (en) * 2012-05-29 2014-02-25 Nanya Technology Corporation Transistor device and method for manufacturing the same
KR101382328B1 (ko) * 2012-11-01 2014-04-08 현대자동차 주식회사 반도체 소자 및 그 제조 방법
US9230819B2 (en) * 2013-04-05 2016-01-05 Lam Research Corporation Internal plasma grid applications for semiconductor fabrication in context of ion-ion plasma processing
US9245761B2 (en) 2013-04-05 2016-01-26 Lam Research Corporation Internal plasma grid for semiconductor fabrication
US9147581B2 (en) 2013-07-11 2015-09-29 Lam Research Corporation Dual chamber plasma etcher with ion accelerator
KR20150062487A (ko) * 2013-11-29 2015-06-08 삼성전자주식회사 이미지 센서
JP7071884B2 (ja) * 2018-06-15 2022-05-19 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
JP7156690B2 (ja) * 2018-12-14 2022-10-19 日清紡マイクロデバイス株式会社 電子デバイスの製造方法
CN114093942B (zh) * 2020-07-30 2024-05-28 中国科学院微电子研究所 一种半导体结构、其制造方法及dram

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6132569A (ja) 1984-07-25 1986-02-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPS61266584A (ja) * 1985-05-22 1986-11-26 Tokuda Seisakusho Ltd ドライエツチング方法
DE3809218C2 (de) * 1987-03-20 1994-09-01 Mitsubishi Electric Corp Halbleitereinrichtung mit einem Graben und Verfahren zum Herstellen einer solchen Halbleitereinrichtung
JPH0414868A (ja) * 1990-05-09 1992-01-20 Hitachi Ltd 半導体記憶装置とその製造方法
US6171510B1 (en) * 1997-10-30 2001-01-09 Applied Materials Inc. Method for making ink-jet printer nozzles
US5892252A (en) * 1998-02-05 1999-04-06 Motorola, Inc. Chemical sensing trench field effect transistor and method for same
US6018174A (en) * 1998-04-06 2000-01-25 Siemens Aktiengesellschaft Bottle-shaped trench capacitor with epi buried layer
US6232171B1 (en) * 1999-01-11 2001-05-15 Promos Technology, Inc. Technique of bottle-shaped deep trench formation
KR100282452B1 (ko) * 1999-03-18 2001-02-15 김영환 반도체 소자 및 그의 제조 방법
JP3457236B2 (ja) * 1999-11-05 2003-10-14 茂徳科技股▲ふん▼有限公司 深いトレンチキャパシター蓄積電極の製造方法
TW506079B (en) * 2000-02-17 2002-10-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
JP4200626B2 (ja) * 2000-02-28 2008-12-24 株式会社デンソー 絶縁ゲート型パワー素子の製造方法
JP3392108B2 (ja) * 2000-06-27 2003-03-31 プロモス テクノロジー インコーポレイテッド 半導体装置用ボトル型ディープトレンチの製造方法
US6989108B2 (en) * 2001-08-30 2006-01-24 Micron Technology, Inc. Etchant gas composition
JP3985537B2 (ja) * 2002-01-31 2007-10-03 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
US6673714B2 (en) * 2002-04-25 2004-01-06 Hewlett-Packard Development Company, L.P. Method of fabricating a sub-lithographic sized via
KR100558544B1 (ko) * 2003-07-23 2006-03-10 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법
KR100566303B1 (ko) 2003-12-15 2006-03-30 주식회사 하이닉스반도체 리세스된 게이트 전극 형성 방법
US7370515B2 (en) * 2004-06-21 2008-05-13 Veeco Instruments Inc. Probes for use in scanning probe microscopes and methods of fabricating such probes
US20060113590A1 (en) * 2004-11-26 2006-06-01 Samsung Electronics Co., Ltd. Method of forming a recess structure, recessed channel type transistor and method of manufacturing the recessed channel type transistor
US7560359B2 (en) * 2004-11-26 2009-07-14 Samsung Electronics Co., Ltd. Methods of forming asymmetric recesses and gate structures that fill such recesses and related methods of forming semiconductor devices that include such recesses and gate structures
KR100562657B1 (ko) * 2004-12-29 2006-03-20 주식회사 하이닉스반도체 리세스게이트 및 그를 구비한 반도체장치의 제조 방법
KR20060079331A (ko) 2004-12-30 2006-07-06 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 형성 방법
KR20060087875A (ko) * 2005-01-31 2006-08-03 주식회사 하이닉스반도체 스텝게이트를 갖는 반도체소자 및 그의 제조 방법
US20060218680A1 (en) * 2005-03-28 2006-09-28 Bailey Andrew D Iii Apparatus for servicing a plasma processing system with a robot
KR100744068B1 (ko) * 2005-04-29 2007-07-30 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법
US20070020890A1 (en) * 2005-07-19 2007-01-25 Applied Materials, Inc. Method and apparatus for semiconductor processing
JP2007035823A (ja) * 2005-07-26 2007-02-08 Elpida Memory Inc トレンチ形成方法、半導体装置の製造方法および半導体装置
KR100696382B1 (ko) * 2005-08-01 2007-03-19 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100700332B1 (ko) 2005-11-01 2007-03-29 주식회사 하이닉스반도체 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100628378B1 (ko) * 2005-11-10 2006-09-27 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100733446B1 (ko) * 2005-11-16 2007-06-29 주식회사 하이닉스반도체 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100744658B1 (ko) * 2005-11-29 2007-08-01 주식회사 하이닉스반도체 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100799121B1 (ko) * 2005-12-22 2008-01-29 주식회사 하이닉스반도체 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100772562B1 (ko) * 2005-12-28 2007-11-02 주식회사 하이닉스반도체 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법
US7492005B2 (en) * 2005-12-28 2009-02-17 Alpha & Omega Semiconductor, Ltd. Excessive round-hole shielded gate trench (SGT) MOSFET devices and manufacturing processes
US7608195B2 (en) * 2006-02-21 2009-10-27 Micron Technology, Inc. High aspect ratio contacts
JP2007250855A (ja) * 2006-03-16 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
KR100753083B1 (ko) * 2006-04-28 2007-08-31 주식회사 하이닉스반도체 반도체소자의 리세스채널 형성 방법

Also Published As

Publication number Publication date
KR20080029300A (ko) 2008-04-03
TW200818310A (en) 2008-04-16
CN101154579A (zh) 2008-04-02
TWI347635B (en) 2011-08-21
KR100869359B1 (ko) 2008-11-19
US7910438B2 (en) 2011-03-22
US20080081449A1 (en) 2008-04-03
JP2008085341A (ja) 2008-04-10

Similar Documents

Publication Publication Date Title
CN100536078C (zh) 制造含有凹陷栅极的半导体器件的方法
US7838361B2 (en) Method for fabricating recess gate in semiconductor device
KR100744068B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100799121B1 (ko) 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법
US8487399B2 (en) Semiconductor device and method of fabricating the same
CN100511644C (zh) 具有锥型沟道的半导体器件的制造方法
CN100495681C (zh) 半导体器件的制造方法
US7642161B2 (en) Method of fabricating recess gate in semiconductor device
US7858476B2 (en) Method for fabricating semiconductor device with recess gate
CN101174563B (zh) 制造具有凹陷栅极的半导体器件的方法
KR100643570B1 (ko) 반도체 소자 제조 방법
US20080003791A1 (en) Method for fabricating recess gate in semiconductor device
KR20040022996A (ko) 브롬화수소(ＨＢｒ) 및 헬륨(Ｈｅ) 가스를 사용한 부유게이트 패턴 형성방법 및 이를 이용하는 플래쉬 메모리장치 제조방법
US20080160742A1 (en) Method for fabricating semiconductor device with recess gate
KR20070066485A (ko) 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법
CN113851376B (zh) 半导体结构的形成方法
KR100672771B1 (ko) 반도체 소자 제조 방법
KR100726147B1 (ko) 리세스 게이트를 갖는 반도체장치의 제조 방법
KR100920043B1 (ko) 반도체 소자의 리세스 게이트 및 그의 형성방법
KR100825028B1 (ko) 리세스 게이트를 갖는 반도체 소자 제조방법
KR20080089030A (ko) 반도체 소자의 리세스 게이트 제조방법
KR20070036494A (ko) 반도체 소자 제조 방법
KR20090022803A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090902

Termination date: 20130821