KR20060079331A - 반도체 소자의 리세스 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 반도체 기판의 리세스 게이트 영역에 등방성 식각 공정을 수행하여 상기 반도체 기판의 활성 영역 및 소자 분리 영역의 경계부에 발생되는 실리콘 혼(Horn) 및 모트(Moat)를 제거하여 트랜지스터의 문턱 전압을 증가시켜 고집적 반도체 소자의 특성 및 신뢰성을 향상시키는 기술을 나타내는 발명이다.
Description
도 1은 반도체 소자의 리세스 게이트 형성 방법을 도시한 평면도.
도 2a 내지 도 2e는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 반도체 기판의 리세스 게이트 영역에 등방성 식각 공정을 수행하여 상기 반도체 기판의 활성 영역 및 소자 분리 영역의 경계부에 발생되는 실리콘 혼(Horn) 및 모트(Moat)를 제거하여 트랜지스터의 문턱 전압을 증가시켜 고집적 반도체 소자의 특성 및 신뢰성을 향상시키는 기술을 나타내는 발명이다.
도 1은 반도체 소자의 리세스 게이트 형성 방법을 도시한 평면도이다.
도 2a 내지 도 2e는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방 법을 도시한 단면도로써, 상기 도 1의 a-a' 절단면을 도시한다.
도 2a를 참조하면, STI(Shallow Trench Isolation) 공정을 수행하여 소자 분리 영역(20)이 형성된 반도체 기판(10) 상부에 산화막(30) 및 폴리실리콘층(40)을 형성한다. 폴리실리콘층(40)은 반도체 기판(10)을 식각하기 위한 하드 마스크로써 형성한다.
도 2b를 참조하면, 리세스 게이트 영역을 정의하여 폴리실리콘층(40) 및 산화막(30)을 식각한다.
도 2c를 참조하면, 폴리실리콘층(40)을 마스크로 반도체 기판(10)을 식각하여 리세스 게이트 영역(50)를 형성한 후 폴리실리콘층(40)을 제거한다. 이때, 반도체 기판(10)의 활성 영역 및 소자 분리 영역(20)의 경계면에 'A'와 같은 실리콘 혼(Horn)이 발생한다. 다음에, 상기 실리콘 혼(Horn)을 제거하기 위한 건식 등방성 식각 공정을 수행한다. 그러나, 상기 실리콘 혼(Horn)을 제거하는데 어려움이 있다.
도 2d를 참조하면, 산화막(30)을 제거하기 위해 습식 식각 공정을 수행한다. 이때, 소자 분리 영역(20)이 수평 식각되면서 상기 실리콘 혼(Horn) 측면에 'B'와 같은 모트(Moat)가 발생한다.
도 2e를 참조하면, 반도체 기판의 리세스 게이트 영역(50) 상부에 게이트 산화막(60)을 형성하고, 리세스 게이트 영역를 매립하는 게이트 폴리실리콘층(70), 게이트 금속층(80) 및 게이트 절연막(90)의 적층구조를 형성한다.
여기서, 게이트 금속층(80)은 텅스텐 또는 텅스텐 실리사이드로 형성하고, 게이트 절연막(90)은 실리콘 질화막으로 형성한다.
상술한 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법에서, 반도체 소자의 리세스 게이트 영역 식각후에 등방성 식각 공정을 수행하여 상기 반도체 기판의 활성 영역 및 소자 분리 영역의 경계면에 발생한 실리콘 혼(Horn)의 발생을 제거하기가 어려우며 후속 공정시 상기 실리콘 혼(Horn)의 측벽에 모트(Moat)가 발생되며, 상기 모트(Moat) 상부에 게이트 전극이 형성됨으로써 트랜지스터의 문턱 전압이 감소되며 반도체 소자의 특성이 악화되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 반도체 기판의 리세스 게이트 영역에 등방성 식각 공정을 수행하여 상기 반도체 기판의 활성 영역 및 소자 분리 영역의 경계부에 발생되는 실리콘 혼(Horn) 및 모트(Moat)를 제거하여 트랜지스터의 문턱 전압을 증가시켜 고집적 반도체 소자의 특성 및 신뢰성을 향상시키는 반도체 소자의 리세스 게이트 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은
STI 공정을 수행하여 소자 분리 영역이 형성된 반도체 기판 상부에 산화막 및 폴리실리콘층을 형성하는 단계와,
폴리실리콘층 및 산화막을 식각하여 리세스 게이트 예정 영역을 노출시키는 단계와,
상기 폴리실리콘층을 마스크로 상기 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계와,
상기 폴리실리콘층과 산화막을 제거하는 단계와,
등방성 식각 공정으로 실리콘 혼 및 모트를 제거하는 단계와,
상기 리세스 게이트 영역의 표면에 게이트 산화막을 형성하는 단계와,
상기 리세스 게이트 영역을 매립하는 게이트 폴리실리콘층을 형성하고, 상기 게이트 폴리실리콘층 상부에 게이트 금속층 및 게이트 절연막을 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들이다.
도 3a를 참조하면, STI(Shallow Trench Isolation) 공정을 수행하여 소자 분리 영역(110)이 형성된 반도체 기판(100) 상부에 산화막(120) 및 폴리실리콘층(130)을 형성한다. 폴리실리콘층(130)은 반도체 기판(100)을 식각하기 위한 하드 마스크로써 형성한다.
여기서, 산화막(120)은 50 내지 300Å의 두께로 형성하는 것이 바람직하며, 폴리실리콘층(130)은 100 내지 1000Å의 두께로 형성하는 것이 바람직하다.
도 3b를 참조하면, 폴리실리콘층(130) 및 산화막(120)을 식각하여 리세스 게이트 예정 영역을 노출시킨다.
도 3c를 참조하면, 폴리실리콘층(130)을 마스크로 상기 노출된 반도체 기판 (100)을 식각하여 리세스 게이트 영역(140)를 형성한 후 폴리실리콘층(130) 및 산화막(120)을 식각하여 제거한다.
여기서, 리세스 게이트 영역(140)은 300 내지 2000Å의 깊이로 식각하는 것이 바람직하며, 이때 반도체 기판(100) 및 소자 분리 영역(110)의 경계면에 'D'와 같은 실리콘 혼(Horn)이 생기게 된다.
도 3d를 참조하면, 산화막(120)을 제거하기 위해 습식 식각 공정을 수행한다. 이때, 소자 분리 영역(110)이 수평 식각되면서, 상기 실리콘 혼(Horn) 의 양측에 'E'와 같이 모트(Moat)가 발생된다. 이때, 상기 모트(Moat)는 50 내지 300Å의 깊이로 형성된다.
도 3e를 참조하면, 등방성 식각 공정으로 상기 실리콘 혼(Horn) 및 모트(Moat)를 제거한다.
상기 등방성 식각 공정은 건식 식각으로 수행되며, 반도체 기판(100)이 50 내지 400Å의 깊이 더 식각되도록 수행하는 것이 바람직하다.
도 3f를 참조하면, 반도체 기판의 리세스 게이트 영역(140)의 반도체 기판(100) 표면에 게이트 산화막(150)을 형성하고, 리세스 게이트 영역를 매립하는 게이트 폴리실리콘층(160), 게이트 금속층(170) 및 게이트 절연막(180)의 적층구조를 형성한다.
이때, 'F'와 같이 상기 실리콘 혼(Horn) 및 모트(Moat)가 제거된다.
게이트 금속층(170)은 게이트 폴리실리콘층(160)의 저항을 감소시키기 위한 텅스텐 또는 텅스텐 실리사이드를 형성하고, 게이트 절연막(180)은 실리콘 질화막 으로 형성하여 게이트 전극을 정의하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은 반도체 기판의 리세스 게이트 영역 식각 공정을 수행하여 상기 반도체 기판의 활성 영역 및 소자 분리 영역의 경계부에 발생되는 실리콘 혼(Horn) 및 모트(Moat)를 제거하여 트랜지스터의 문턱 전압을 증가시켜 고집적 반도체 소자의 특성 및 신뢰성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- STI 공정을 수행하여 소자 분리 영역이 형성된 반도체 기판 상부에 산화막 및 폴리실리콘층을 형성하는 단계;폴리실리콘층 및 산화막을 식각하여 리세스 게이트 예정 영역을 노출시키는 단계;상기 폴리실리콘층을 마스크로 상기 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계;상기 폴리실리콘층과 산화막을 제거하는 단계;등방성 식각 공정으로 실리콘 혼 및 모트를 제거하는 단계;상기 리세스 게이트 영역의 표면에 게이트 산화막을 형성하는 단계; 및상기 리세스 게이트 영역을 매립하는 게이트 폴리실리콘층을 형성하고, 상기 게이트 폴리실리콘층 상부에 게이트 금속층 및 게이트 절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
- 제 1 항에 있어서,상기 산화막은 50 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘층은 100 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
- 제 1 항에 있어서,상기 리세스 게이트 영역은 300 내지 2000Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
- 제 1 항에 있어서,상기 등방성 식각은 상기 반도체 기판이 50 내지 400Å의 깊이 더 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
- 제 1 항에 있어서,상기 게이트 금속층은 텅스텐 또는 텅스텐 실리사이드로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
- 제 1 항에 있어서,상기 게이트 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
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2004
- 2004-12-30 KR KR1020040117098A patent/KR20060079331A/ko not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |