KR20070002659A - 반도체 소자의 소자분리막 형성 방법 - Google Patents

반도체 소자의 소자분리막 형성 방법 Download PDF

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Abstract

본 발명은 따른 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 본 발명에 따른 반도체 소자의 소자분리막 형성 방법은 소자분리용 트렌치를 매립하는 공정에서 트렌치의 폭이 점점 좁아지면서 공정마진이 감소하고 보이드가 발생하고, 활성영역의 면적도 감소하면서 반도체 소자의 전기적 특성이 저하되는 문제를 해결하기 위하여, 제 1 및 제 2 절연막을 두 번에 걸쳐 증착함으로써 트렌치 내에 보이드 발생을 방지하고 STI 공정 마진을 향상시키고, 제 1 절연막 형성 후 반도체 기판 전면에 에치백 공정 및 선택적 에피택셜층 형성 공정을 수행하여 활성영역을 확장시킬 수 있는 반도체 소자의 소자분리막 형성 공정에 관한 것이다.

Description

반도체 소자의 소자분리막 형성 방법{METHOD FOR FORMING DEVICE ISOLATION FILM OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 소자분리막 형성 방법을 도시한 단면도들.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 도시한 단면도들.
본 발명은 따른 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 본 발명에 따른 반도체 소자의 소자분리막 형성 방법은 소자분리용 트렌치를 매립하는 공정에서 트렌치의 폭이 점점 좁아지면서 공정마진이 감소하고 보이드가 발생하고, 활성영역의 면적도 감소하면서 반도체 소자의 전기적 특성이 저하되는 문제를 해결하기 위하여, 제 1 및 제 2 절연막을 두 번에 걸쳐 증착함으로써 트렌치 내에 보이드 발생을 방지하고 STI 공정 마진을 향상시키고, 제 1 절연막 형성 후 반도체 기판 전면에 에치백 공정 및 선택적 에피택셜층 형성 공정을 수행하여 활성영역을 확장시킬 수 있는 반도체 소자의 소자분리막 형성 공정에 관한 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 소자분리막 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 버퍼 산화막(20) 및 패드 질화막(30)을 형성한 후 소자분리용 마스크를 이용한 식각 공정으로 상기 패드 질화막(30), 버퍼 산화막(20) 및 반도체 기판(10)을 식각하여 소자분리용 트렌치(35)를 형성한다.
도 1b를 참조하면, HDP 산화막을 이용하여 트렌치(35)를 매립한다. 이때, 소자분리막의 폭이 감소하면서 매립이 정상적으로 이루어지지 않고 HDP 산화막이 반도체 기판(10)의 토폴로지(topology)를 따라 매립되면서 'A'와 같은 틈이 형성된다.
도 1c를 참조하면, 'A'와 같은 틈은 HDP 산화막의 단차 피복성이 좋지 않기 때문에 보이드(B) 발생의 원인이 된다.
상술한 바와 같이, 반도체 소자의 크기가 미세해 지면서 소자분리막을 형성하기 위한 HDP 산화막 매립 공정에서 보이드가 발생하는 문제가 있다. 이러한 보이드는 후속 공정에서 파티클 발생 또는 보이드 발생 부분에서 과도 식각이 되어 소자분리막의 절연특성이 저하되는 등 게이트 패턴 간에 브릿지 발생 원인이 된다. 또한, 반도체 소자의 디자인 룰(Design Rule)이 축소되면서 활성영역의 크기가 감소하고 반도체 소자의 전기적 특성이 저하되는 문제가 발생한다.
상기 문제점을 해결하기 위하여, 본 발명은 소자분리용 트렌치를 매립하는 공정에서 제 1 및 제 2 절연막을 두 번에 걸쳐 증착한다. 특히, 제 1 절연막 형성 후 반도체 기판 전면에 에치백 공정 및 선택적 에피택셜층 형성 공정을 수행하여 혹시 보이드 발생의 원인이 되는 틈이 발생하여도 에치백 공정에서 제거 되고, 에피택셜층에 의해 활성영역을 확장시킴으로써, 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 소자분리막 형성 방법은
(a) 버퍼 산화막 및 하드마스크 질화막 패턴으로 구비된 소자분리용 마스크 패턴을 식각 마스크로 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계와,
(b) 상기 트렌치를 매립하는 제 1 절연막을 전면에 형성하는 단계와,
(c) 상기 하드마스크 질화막 패턴의 소정 높이까지 CMP 공정을 수행하는 단계와,
(d) 에치백 공정으로 상기 제 1 절연막을 소정 깊이 식각하여 상기 트렌치 측벽 상부의 반도체 기판을 노출시키는 단계와,
(e) 상기 노출된 반도체 기판에 선택적 에피택셜층을 성장시키는 단계와,
(f) 상기 반도체 기판 전면에 제 2 절연막을 형성하는 단계 및
(g) 상기 버퍼 산화막이 노출 될 때 까지 CMP 공정을 수행하는 단계를 포함 하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 소자분리용 마스크를 이용하여 버퍼 산화막(110) 및 하드마스크 질화막 패턴(120)을 형성한다.
도 2b를 참조하면, 버퍼 산화막(110) 및 하드마스크 질화막 패턴(120)을 식각 마스크로 소정 깊이의 반도체 기판(100)을 식각하여 소자분리용 트렌치(130)를 형성한다.
도 2c를 참조하면, 트렌치(130)를 매립하는 제 1 절연막(140)을 형성한다. 여기서, 제 1 절연막(140)으로 HDP 산화막을 사용할 경우 반도체 기판(100)의 토폴러지(topology)에 따라 증착되며 보이드가 발생하지 않을 높이까지 증착공정을 수행하는 것이 바람직하다.
도 2d를 참조하면, 하드마스크 질화막 패턴(120)의 소정 높이까지 CMP 공정을 수행하고, 에치백 공정을 수행하여 제 1 절연막(140)을 소정 깊이 식각함으로써, 트렌치(130) 측벽 상부 반도체 기판(100)이 노출되도록 한다. 이때, 노출되는 반도체 기판(100)의 높이는 50 ~ 1500Å이 되도록 에치 타겟(ETCH Target)을 설정하는 것이 바람직하다. 여기서, 상기 도 2c의 공정에서 보이드 발생의 원인이 되는 종래 기술에서와 같은 틈이 발생하더라도 에치백 공정에 의해서 충분히 제거되기 때문에 본 발명에 따른 소자분리막 형성 방법은 STI 공정 마진이 증가될 수 있다.
도 2e를 참조하면, 노출된 반도체 기판(100)에 선택적 에피택셜층(150)을 형성한다. 이때, 트렌치 양층에 형성된 선택적 에피택셜층(150) 사이의 거리는 200Å 이상 되도록 에피택셜 공정을 조절하는 것이 바람직하다. 여기서, 성장된 에피택셜층(150)의 길이만큼 반도체 기판(100)의 활성영역이 증가하게 된다.
도 2f를 참조하면, 반도체 기판(100) 전면에 제 2 절연막(160)을 형성한다. 제 2 절연막(160)은 버퍼 산화막(110), 하드마스크 질화막 패턴(120) 및 에피택셜층(150)에 의해 반도체 기판(100) 상부에 발생되는 단차를 매립한다.
도 2g를 참조하면, 버퍼 산화막(110)이 노출 될 때 까지 CMP 공정을 수행하여 소자분리막(170)을 완성한다.
도 2h를 참조하면, 버퍼 산화막을 제거한 후 반도체 기판(100) 및 에피택셜층(150) 표면에 게이트 산화막(180)을 형성한다.
도 2i의 (a)도는 상기 도 2a 내지 도 2h에 따라 소자분리막이 완성된 반도체 기판 상부에 게이트 폴리실리콘층(185), 금속층(190) 및 하드마스크층(195)으로 구비된 게이트(200)를 형성한 단면을 도시한 것이며, (b)도는 게이트를 형성한 평면을 개략적으로 도시한 것으로 반도체 기판(100)의 표면 둘레에 에피택셜층(150)이 형성되어 활성영역이 증가한 것을 볼 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 소자분리막 형성 공정은 제 1 및 제 2 절연막을 증착하여 STI 공정 마진을 향상시킬 수 있고, 제 1 절연막 형성 후 에치백 및 선택적 에피택셜층 형성 공정을 수행하여 활성영역을 확장시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 소자분리막 형성 방법은 소자분리용 트렌치를 매립하는 공정에서 제 1 및 제 2 절연막을 두 번에 걸쳐 증착함으로써 트렌치 내에 보이드 발생을 방지하고 STI 공정 마진을 향상시킬 수 있다. 특히, 제 1 절연막 형성 후 반도체 기판 전면에 에치백 공정 및 선택적 에피택셜층 형성 공정을 수행하여 활성영역을 확장시킴으로써, 반도체 소자의 전기적 특성을 향상시킬 수 있고 반도체 소자의 형성 공정 마진 증가 및 수율을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다

Claims (3)

  1. (a) 버퍼 산화막 및 하드마스크 질화막 패턴으로 구비된 소자분리용 마스크 패턴을 식각 마스크로 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계;
    (b) 상기 트렌치를 매립하는 제 1 절연막을 전면에 형성하는 단계;
    (c) 상기 하드마스크 질화막 패턴의 소정 높이까지 CMP 공정을 수행하는 단계;
    (d) 에치백 공정으로 상기 제 1 절연막을 소정 깊이 식각하여 상기 트렌치 측벽 상부의 반도체 기판을 노출시키는 단계;
    (e) 상기 노출된 반도체 기판에 선택적 에피택셜층을 성장시키는 단계;
    (f) 상기 반도체 기판 전면에 제 2 절연막을 형성하는 단계; 및
    (g) 상기 버퍼 산화막이 노출될 때 까지 CMP 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 (d) 단계에서 노출되는 트렌치 측벽 상부의 두께는 50 ~ 1500Å인 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 (e) 단계에서 성장된 에피택셜층 사이의 거리가 200Å 이상인 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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* Cited by examiner, † Cited by third party
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CN104078411A (zh) * 2014-07-25 2014-10-01 上海华力微电子有限公司 浅沟槽隔离结构的制造方法
CN104091779A (zh) * 2014-07-25 2014-10-08 上海华力微电子有限公司 形成浅沟槽隔离结构的方法

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